rpd000014503 (230100 (09.03.01).Б11 Вычислительные машины, комплексы и сети), страница 2

Тематика: Проектирование микроконтроллера, ориентированного на выполнение одной или нескольких операций

Трудоемкость(СРС): 33

Прикрепленные файлы: Разработка микроконтроллера.doc

Типовые варианты:

1. Рубежный контроль

1. Промежуточная аттестация

1. Экзамен (5 семестр)

Прикрепленные файлы: Экзамен (5 семестр).doc

1. УЧЕБНО-МЕТОДИЧЕСКОЕ И ИНФОРМАЦИОННОЕ ОБЕСПЕЧЕНИЕ ДИСЦИПЛИНЫ

а)основная литература:

1. Л.Л. Бахрамова. Разработка микроконтроллера. МУ к выполнению курсовой работы, 2005 г.

2. О.М. Брехов. Принципы построения процессоров для авиационных комплексов. М.: МАИ, 1984.

3. О.М. Брехов. Моделирование работы центрального и периферийного процессоров. М.: МАИ,1993.

4. Б. М. Каган. Электронные вычислительные машины и системы : Учебное пособие для вузов. - М.: Энергоатомиздат. 1991. – 592 с.

5. Т.А. Онуфриева. Способы адресации микро ЭВМ.МУ к выполнению лабораторной работы, 2000 г.

6. К. Цилькер. Организация ЭВМ и систем. Учебное пособие для вузов.–СПб.:Питер, 2004. – 635с.

б)дополнительная литература:

1. М. Гук. Аппаратные средства IBM PC. – СПб.: Питер, 2000. – 793 с.

2. В. Л. Григорьев. Микропроцессор i486: в 4-х кн. – М., ГРАНАЛ, 1993. – 346 с.

3. Э. Таненбаум. Архитектура компьютера. – СПб.: Питер, 2002. – 704 с.

4. К. Хамахер, З. Вранешич, С. Заки. Организация ЭВМ. 5-е издание. - СПб., Питер; Киев: Изда-тельская группа BHV, 2003.-848 с.: ил

в)программное обеспечение, Интернет-ресурсы, электронные библиотечные системы:

Программное обеспечение каф. Б21 филиала "Восход" МАИ, для проведения лабораторных работ.

1. МАТЕРИАЛЬНО-ТЕХНИЧЕСКОЕ ОБЕСПЕЧЕНИЕ ДИСЦИПЛИНЫ

1. Лабораторные работы

Класс ПЭВМ, оснащенный персональными компьютерами на 25 рабочих мест с установленным программным обеспечением для проведения лабораторных работ

Приложение 1
к рабочей программе дисциплины
«Организация ЭВМ »

Аннотация рабочей программы

Дисциплина Организация ЭВМ является частью Профессионального цикла дисциплин подготовки студентов по направлению подготовки Информатика и вычислительная техника. Дисциплина реализуется на «Восход» факультете «Московского авиационного института (национального исследовательского университета)» кафедрой (кафедрами) Б21.

Дисциплина нацелена на формирование следующих компетенций: ПК-1 ,ПК-3 ,ПК-9 ,ПК-10 ,ПК-11.

Содержание дисциплины охватывает круг вопросов, связанных с: освоением методов проектирования структуры ЭВМ и основных ее компонентов

Преподавание дисциплины предусматривает следующие формы организации учебного процесса: Лекция, мастер-класс, Лабораторная работа.

Программой дисциплины предусмотрены следующие виды контроля: промежуточная аттестация в форме Экзамен (5 семестр).

Общая трудоемкость освоения дисциплины составляет 4 зачетных единиц, 144 часов. Программой дисциплины предусмотрены лекционные (34 часов), практические (0 часов), лабораторные (16 часов) занятия и (67 часов) самостоятельной работы студента.

Приложение 2
к рабочей программе дисциплины
«Организация ЭВМ »

Cодержание учебных занятий

1. Лекции

1.1.1. Поколения ЭВМ (АЗ: 2, СРС: 1)

Тип лекции: Информационная лекция

Форма организации: Лекция, мастер-класс

1.1.2. Упрощенная структура ЭВМ (АЗ: 2, СРС: 1)

Тип лекции: Информационная лекция

Форма организации: Лекция, мастер-класс

1.2.1. Представление информации в ЭВМ (АЗ: 2, СРС: 1)

Тип лекции: Информационная лекция

Форма организации: Лекция, мастер-класс

1.2.2. Сложение отрицательных чисел в прямом, обратном и дополнительном коде (АЗ: 2, СРС: 2)

Тип лекции: Информационная лекция

Форма организации: Лекция, мастер-класс

1.3.1. Назначение процессора. Структура и форматы команд (АЗ: 2, СРС: 2)

Тип лекции: Информационная лекция

Форма организации: Лекция, мастер-класс

1.3.2. Рабочий цикл процессора (АЗ: 2, СРС: 2)

Тип лекции: Информационная лекция

Форма организации: Лекция, мастер-класс

1.4.1. Назначение устройств управления. Микропрограммное управление (АЗ: 4, СРС: 3)

Тип лекции: Информационная лекция

Форма организации: Лекция, мастер-класс

1.4.2. Схемное управление (АЗ: 2, СРС: 2)

Тип лекции: Информационная лекция

Форма организации: Лекция, мастер-класс

1.5.1. Адресные ЗУ (АЗ: 2, СРС: 1)

Тип лекции: Информационная лекция

Форма организации: Лекция, мастер-класс

1.5.2. КЭШ-память (АЗ: 6, СРС: 4)

Тип лекции: Информационная лекция

Форма организации: Лекция, мастер-класс

1.5.3. Виртуальная память (АЗ: 2, СРС: 1)

Тип лекции: Информационная лекция

Форма организации: Лекция, мастер-класс

1.5.4. Способы защиты памяти (АЗ: 2, СРС: 1)

Тип лекции: Информационная лекция

Форма организации: Лекция, мастер-класс

1.6.1. Особенности функционирования системы ввода-вывода (АЗ: 2, СРС: 1)

Тип лекции: Информационная лекция

Форма организации: Лекция, мастер-класс

1.6.2. Периферийные устройства (АЗ: 2, СРС: 4)

Тип лекции: Лекция с разбором конкретной ситуации

Форма организации: Лекция, мастер-класс

1. Практические занятия

1. Лабораторные работы

1.2.1. Представление информации в ЭВМ (АЗ: 4, СРС: 2)

Форма организации: Лабораторная работа

1.3.1. Моделирование функционирования процессора. Исследование основных способов адресации (АЗ: 4, СРС: 2)

Форма организации: Лабораторная работа

1.4.1. Микропрограммное устройство управления (АЗ: 4, СРС: 2)

Форма организации: Лабораторная работа

1.5.1. Моделирование функционирования КЭШ - памяти (АЗ: 4, СРС: 2)

Форма организации: Лабораторная работа

1. Типовые задания

Приложение 3
к рабочей программе дисциплины
«Организация ЭВМ »

Прикрепленные файлы

Разработка микроконтроллера.doc

Блок №1 Организация ЭВМ и систем

Курсовая работа(проект) №1 Разработка микроконтроллера

Трудоемкость(объем часов): 33

Тематика: Проектирование микроконтроллера, ориентированного на выполнение одной или нескольких операций

Типовые варианты:

1. Разработка микроконтроллера

Исходные данные:

Реализация двухуровневой виртуальной памяти

Способ адресации: страничная адресация

Объем ОП: ША = 32 бит, процессор - 486

Тип МПУУ: горизонтальный, естественный

Элементная база: микросхемы средней степени интеграции

Разработка функциональной схемы: УП

1. Разработка микроконтроллера

Исходные данные:

Формат команд: двух адресный, ШД=8, операции - сложение, сравнения, БП

Способ адресации: косвенно регистровая, прямая автодекрементная

Объем ОП: 8 Мб,

Тип МПУУ: горизонтальный, естественный с модификацией адреса

Элементная база: микросхемы средней степени интеграции

Разработка функциональной схемы: ОП

1. Разработка микроконтроллера

Исходные данные:

Формат команд: двух адресный, ШД = 16, ША = 16, операции –, УП

Способ адресации: прямая индексная, косвенно автоинкрементная

Объем ОП: 64 Кб, ширина выборки ОП равна 8 бит

Тип МПУУ: горизонтальный, естественный

Элементная база: микросхемы средней степени интеграции

Разработка функциональной схемы: УП

1. Разработка контроллера синхронного конвейера команд

Исходные данные:

Формат команд: двух адресный, ШД=16 бит, операции: сложение, БП

Способ адресации: прямая регистровая, косвенная базовая

Объем ОП: 64 Кб, процессор- Intel Pentium4

Тип МПУУ: горизонтальный, принудительный

Элементная база: микросхемы средней степени интеграции

1. Разработка МПУУ контроллера КЭШ, с группа - ассоциативным способом отображения данных и алгоритмом замещения « турнирная таблица »

Исходные данные:

Формат команд: V_КЭШ = 8Кб, ШД =32, ША =32

Способ адресации:

Объем ОП: 256 Мб, процессор- Intel 486

Тип МПУУ: вертикальный, принудительный

Элементная база: микросхемы средней степени интеграции

Разработка функциональной схемы: КЭШ

Экзамен (5 семестр).doc

Промежуточная аттестация №1

Экзамен (5 семестр)

Семестр: 5

Вид контроля: Э

Вопросы:

1. Микропрограммная реализация БУУ. Структура. Формат микрокоманды. Алгоритм функционирования.

2. Микропрограммная реализация БУУ. Формирование адресной и операционной части микрокоманды.

3. Схемная реализация БУУ. Сравнение микропрограммной и схемной реализации БУУ.

4. Иерархическая система памяти (проблема). Буферная память типа КЭШ. Структура, алгоритм функционирования.

5. Буферная память типа КЭШ. Способы отображения.

6. Буферная память типа КЭШ. Обменные дисциплины.

7. Буферная память типа КЭШ. Алгоритмы замещения.

8. Буферная память типа КЭШ. Метод пакетной передачи данных. Типы КЭШа в современных процессорах.

9. Буферная память типа КЭШ. Организация КЭШа в 486-процессоре.

10. Иерархическая система памяти (проблема). Расслоение памяти.

11. Алгоритм функционирования одноуровневой виртуальной памяти.

12. Алгоритм функционирования двухуровневой виртуальной памяти.

13. Методы защиты памяти.

14. Принципы и способы организации ввода-вывода. Программно-управляемая передача. Контроллер прямого доступа к памяти.

15. Организация систем ввода-вывода. Буферные ЗУ.

16. Организация ввода-вывода. Интерфейс общая шина.

17. Интерфейсы. Основные характеристики. ЭВМ с множеством интерфейсов.

18. Организация памяти ЭВМ. Классификация и основные характеристики.

19. Адресные и безадресные ЗУ. Особенности и алгоритм функционирования.

20. Ассоциативная память. Особенности и алгоритм функционирования.

21. Организация памяти ЭВМ. Построение и способы организации модульных ЗУ.

22. Центральный процессор. Адресность команд.

23. Способы адресации: абсолютная, относительная, индексная.

24. Способы адресации: прямая, непосредственная, косвенная.

25. Способы адресации микропроцессоров. Форматы команд. Критерии выбора формата команд и данных.

26. Команды последовательного расположения.

27. Теги и дескрипторы.

28. Программная модель процессоров (на примере i186). Слово состояние процессора

Версия: AAAAAAUOPsw Код: 000014503