Схемотехника ЭВМ, страница 8

е) разобрать схему.

Содержание отчета

1. Наименование работы.

2. Цель работы.

3. Схемы распределителей (согласно заданию).
4. Перечень используемых приборов.
5. Результаты измерений, временные диаграммы.
6. Осциллограммы, снятые во время выполнения работы.
7. Анализ полученных результатов и выводы.
8. Подпись выполнившего работу.

Контрольные вопросы

1. Каково назначение распределителя сигналов?
2. Назовите типы распределителей сигналов.
3. Какова структура распределителя, дешифраторов?

4. Дайте сравнительные характеристики распределителя дешифра-
торов.

5. В чем особенности построения схем дешифраторов на элемен-
тах И-НЕ?

Варианты заданий

Работа №8. ИССЛЕДОВАНИЕ ПРИНЦИПОВ

ПОСТРОЕНИЯ СХЕМ СУММАТОРОВ

Цель работы: изучить структуры сумматоров; исследовать различные схемы сумматоров.

Сумматором называется операционное устройство ЭВМ, выполняющее арифметическое (без учета знака) сложение кодов чисел.

В зависимости от количества разрядов слагаемых, участвующих в операции, различают одноразрядные и многоразрядные сумматоры.

При сложении двух чисел независимо от системы счисления в каждом разряде суммирования три цифры: две цифры данного разряда слагаемых и цифра переноса из соседнего младшего разряда.

В результате сложения определяется две цифры: цифра данного разряда суммы и цифра переноса в следующий старший разряд.

Суммирование многоразрядных чисел производится путем их поразрядного сложения с учетом переносов между разрядами. Поэтому основным узлом многоразрядных сумматоров является комбинационный одноразрядный сумматор, который выполнят арифметическое сложение одноразрядных двоичных чисел , и перенос из предыдущего разряда , образуя на выходах значения суммы и переноса в старший разряд (см. табл. 8.1).

Сложение в десятичной системе:

Сложение в двоичной системе:

Функции и после преобразования имеют вид:

Функцию удобно реализовать с помощью двух схем сложения по модулю два (исключающее ИЛИ).

Используем выражения (8.1) и (8.2) в качестве исходных при проектировании схемы одноразрядного комбинационного суммато­ра. Преобразовав согласно методике лабораторной работы №2 эти выражения к виду, удобному для реализации на элементах И-НЕ, получим:

Схема, реализующая эти функции, содержит три входных инвертора и девять элементов И-НЕ, имеет потребляемую мощность , задержки сигнала на выходах суммы и переноса .

При реализации сумматора на элементах И-ИЛИ-НЕ преобразуем выражения (8.1) и (8.2) к виду:

Схема содержит три входных инвертора и две схемы 3И-3И-3И-3И-4ИЛИ-НЕ и 2И-2И-2И-3ИЛИ-НЕ, имеет потребляемую мощность , задержки сигнала на выходах суммы и переноса

Третий вариант схемы сумматора можно получить, реализуя фун­кцию с помощью элементов «Сложения по модулю два», а функцию переноса преобразуем к виду:

Соответствующая схема сумматора показана на рис. 8.1, а. Эта схема содержит минимальное число элементов и Соединений, по­требляет мощность и имеет задержки переключения и

Рис. 8.1

В эквивалентности данных функций, приведенных выше, нетрудно убедиться. Кроме того, необходимо помнить, что комбинационный сумматор не обладает свойством памяти, коды слагаемых поступают на входы сумматора одновременно, выходные сигналы вырабатываются только во время действия входных сигналов.

Быстродействие одноразрядного комбинационного сумматора харак­теризуется временем установления выходных сигналов суммы и переноса после подачи входных сигналов. Наиболее важным с точки зрения быс­тродействия является время формирования сигнала переноса, так как при образовании многоразрядного сумматора из одноразрядных схем сиг­нал переноса может распространяться от разряда к разряду.

Одноразрядные комбинационные сумматоры часто используются для сложения последовательных кодов чисел (рис. 8.1, б), при этом слагаемые размещаются в сдвигающих регистрах и поразрядно пере­даются в сумматор, начиная с младшего разряда. Выработанный разряд суммы поступает на сдвигающий регистр результата, а перенос задерживается на время сдвига и затем поступает в сумматор одно­временно с цифрами разряда слагаемых.

Четырехразрядный комбинационный сумматор с одновремен­ным переносом. Перепишем уравнения i-ro разряда сумматора в не­сколько ином виде:

Введя дополнительные функции: – функцию генериро­вания переноса и – функцию распространения переноса, получим:

Запишем уравнения для суммы и выходного сигнала переноса че­тырехразрядного сумматора с одновременным переносом:

Важно, что все эти уравнения могут быть записаны в виде выра­жений, в который входят только, значения входных сигналов и четырехразрядного сумматора, т.е. в этой схеме осуществляется пред­варительное формирование сигнала переноса . Этот тип сумматора называют сумматором с одновременным (параллельным) переносом.

Задание

1. Собрать схему одноразрядного комбинационного сумматора, проверить его функционирование в соответствии с табл. 8.1, опреде­лить быстродействие.

2. Составить и собрать схему комбинационного сумматора для сложения последовательных кодов трехразрядных чисел (с использованием двух трехразрядных сдвигающих регистров и триггера-задержки переноса).

Порядок выполнения работы

1. Провести коммутацию исследуемой схемы.

1.1 провести коммутацию одноразрядного комбинационного сумматора (рис. 8.1. а), выходы и подключить на лампочки индикации . Подавая с переключательного регистра переменные и , и , и , проверить правильность функционирования сум­матора по его таблице истинности (табл. 8.1);

1.2 собрать две схемы трехразрядного сдвигающего регистра РгА и РгВ на триггерах типа D или j-k c цепью циклического переноса (подробнее см. работу №5). Сигнал синхронизации (ГОИ) подать од­новременно на все шесть входов С триггеров. Записав в сдвигающие регистры код 100 (с использованием входа ), проверить правиль­ность работы регистров по лампочкам индикации;

1.3 закоммутировать триггер-задержку D, для чего на его вход С подать общий со сдвигающими регистрами сигнал синхрониза­ции ГОИ, а на вход D — сигнал с выхода комбинационного

сумматора;

1.4 собрать полную схему последовательного сумматора (рис. 8.1, б) для чего перекоммутировать соединения с выходов переключатель­ных регистров Т₅ на выход РгА (3-й разряд), Т₆ — на выходы РгВ, T₇ - на выход триггера D. Разорвать цепь циклического переноса РгА и на его выход D подать сигнал с выхода сумматора S_i;