М.Гук - Интерфейсы ПК, справочник, страница 54

Тогда при соответствующих возможностях В103 Яеспр и адаптеров разделяемые прерывания технически реализуемы. При чувствительности к уровню сигнал запроса аппаратного прерывания !ВОх должен удерживаться генерирующей схемой по крайней мере до цикла подтверждения прерывания процессором. В противном случае источник прерывания не будет правильно идентифицирован. Обычно адаптеры строят так, что сигнал запроса сбрасывается при обращении программы обслуживания прерывания к соответствующим регистрам адапзера.

Для запросов прерывания с шины РС1 используются 4 линни, которые обозначают как НЧТВ А, В, С, О. Возможно их разделяемое использование. Линии циклически сдвигаются в слогах (рис. А.1) и независимо коммутируются на доступные !ВОх с помощью конфигурационных регистров чипсета. Линии ~ВОх, используемые шиной РС1, недостушгы для шины 1ЯА. «Дележку» линий между шинами, а также управление з~о А, Системотехника 1ВМ РС-соеместимых компьютеров чувствительностью отдельных линий выполняют настройки В1ОБ Вегпр, а также система РпР.

В опциях настройки !Зч или 1.едасу подразумевают использование линий! ЙОх традиционнымн адаптерами шины 1$Л (статическое распределение), а ЯС1пзпЯ вЂ” адаптерами шины РС1 нли адаптерами Рпр для шины 1ВЛ (динамическое распределение). слеты Рс! рис. А.т. Коммутация запросов прерывания шины РС! А.4. Прямой доступ и памяти и прямое управление шиной Прямой доступ к памяти — РМА 1Х)1гест Мепюгу Ассезз)— метод обмена ПУ с памятью без участия процессора. В обычном программном обмене (Р?О) при пересылке блока данных, например, из порта в память (инструкция яеР ПчоВ), выполняются следующие действия: и Процессор генерирует шинный цикл пения порта, выставляя его адрес и формируя сигнал ЮИЖ Данные из порта считываются процессором во внутренний шинный буфер.

и Процессор генерирует шинный цикл записи в память, выставляя адрес ячейки и формируя сигнал МЕМИйтг. Данные из внутреннего шинного буфера записываются в память. Эти шаги автоматически повторяются с изменением адреса памяти. Количество повторов задается в регистре СХ, А 4. Прямой доступ я памяти и прямое управление шиной 331 инкремент/декремент адреса — флагом ОЕ. Во время передачи всего блока процессор занят.

В режиме прямого доступа к памяти процессор инициализирует контроллер прямого доступа к памяти — задает начальный адрес, счетчик н режим обмена, после чего освобождается. Обмен производит контроллер и выполняет его несколько иначе. Контроллер имеет несколько каналов. Для интерфейса ПУ каждый канал представляется парой сигналов: запрос обмена — ОйОх и подтверждение обмена— ОАСКх№. В операциях по каналу ПМЛ адрес порта не фигурирует, а используется только пара сигтталов, соответствующая номеру канала. Цикл передачи блока в память будет выглядеть следующим образом (рис.

Л.2): 1. По сигналу ОВОх контроллер запрашивает управление шиной и дожидается его предоставления процессором (и другими контроллерами шины). 2. Контроллер выставляет адрес ячейки памяти и формирует в одном цикле шины сигналы ЮВО№, ОАСКх№ и МЕМФВ№. Сигнал ОАСКх№ указывает на то, что операция выполняется для канала «х», а ЮВО№ — на направление в канале (для пересылки из памяти в канал использовался бы сигнал ЮФВ№). Чтобы по сигналу ЮВР№ не было ложного чтения (по ЮФВ№ — ложной записи) порта, адрес которого совпадает с адресом памяти, присутствующим в цикле ПМЛ, контроллер высоким уровнем сигнала АЕИ запрещает портам дешифрацию адреса.

Байт, считанный из канала, в том же цикле шины записывается в ячейку памяти. 3. Контроллер модифицирует счетчик адреса и повторяет шаги 1-2 для каждого следующего сигнала ойОх, пока не будет исчерпан счетчик циклов. В последнем цикле обмена контроллер формирует общий сигнал окончания ТС (Тегпппате Сопит), который может быть использован устройством для формирования сигнала аппаратного прерывания. Обратная пересылка отличается только тем, что используются сигналы ЮФВ№ и МЕМВО№. 333 А Сесшмотехника! ВМ РС-совместимых компьютеров ОМА ЕМ.Е, ОМА! ОМА 2 ОМА 2 ОМА 4 ОМА 2252, ЫРА СЕЗОН дваавиатвъваа аррва ваамм ЗАЗЗА20, ЗЕНЕ ЮЯОР ЗОО.ЗО45 аг Ю«чаа,' РМО. А.2. Чике обмена ОМА Процессор при обмене занят только инициализацией контроллера, которая сводится к записи в его регистры нескольких байт.

Затем обмен производят системная шина и контроллер. Если выбранный режим обмена не занимает всей пропускной способности шины, во время операций ПМЛ процессор может продолжать работу. Прямой доступ к памяти был использован еще в РС/ХТ, где применялась микросхема четырехканального контроллера .0МА 18237Л. Контроллер имеет 16-разрядные регистры адреса и счетчики, что позволяет программировать передачу блоков до 64 Кбайт. Для доступа к пространству размером в 1 Мбайт применили внешние 4-разрядные регистры страниц ПМА, отдельные для каждого канала. В них хранятся биты адреса А119:16Ь а битами А115:01 управляет контроллер. При достижении регистром-счетчиком адреса значения РРР РЛ следующее его значение будет 0000Л, а внешний регистр адреса страницы останется неизменным.

Таким образом, если блок начинается не с границы страницы лама~и размером в 64 Кбайт, возможно его «сворачиванне в кольцо». Но если для процессоров 80х86 в реальном режиме «сворачиваемые» сегменты могут начинаться с адреса, кратного 10Л, то при прямом доступе границы «сворачиваемого» сегмента кратны 10000Л. Этот эффект обязательно необходимо учи- А.4. Прямой доступ к памяти и прямое управление шиной ЗЗЗ тывать при программировании прямого доступа — блок, пересекаюп1ий границу, должен пересылаться за два сеанса РМА, между которыми канал (включая регистр страниц) должен быть повторно инициализирован. Из четырех каналов [)МЛ ХТ на шине РЗА доступны только три (1, 2 и 3).

Канал 0 используется для регенерации динамической памяти, адрес регенерируемой строки берется с линий адреса !ВА. Каналы 1, 2 и 3 обеспечивают побайтную передачу данных и называются 8-битными каналами РМА. В архитектуре АТ подсистему [)МА расширили, добавив второй контроллер 8237Л. Его подключили к шине адреса со смешением на 1 бит. 16-битные регистры адреса способны управлять линиями адреса А[16:1), младший бит адреса АО всегда нулевой. Таким образом, второй контроллер передает данные только по два байтц поэтому его каналы названы 16-битными. За один сеанс второй контроллер способен передать до 64 К 16-разрядных слов.

Регистры страниц д~и всех каналов [)МА у АТ расширены до 8 бит, что делает доступной для любого канала область памяти размером 16 Мбайт (ОРРРРГГЬ). Эффект «сворачивания» сегментов в каналах прямого доступа сохраняется, только для каналов 5, 6 и 7 «кольца» имеют размер 64К слов и границы, кратные 20000[ь Микросхемы контроллеров 8237Л включены каскадно, и канал 4 недоступен — через него подключается первый контроллер. Стандартное назначение каналов приведено в табл. Л.З.

Кроме увеличения числа каналов в АТ ввели удивление шиной 75А — Вцг-Мамегтвд — со стороны адаптера. Оно опирается на контроллер [)МА, выполняющий в данном случае функции арбитра шины. Для получения управления шиной адаптер посылает запрос по линии ОЯОх (только для каналов 5-7) и, получив подтверждение ОАСКх, устанавливает сигнал МАЗТЕНФ. Теперь шиной [ЯЛ управляет он, но не имеет права занимать шину более чем на 15 мкс за сеанс. В противном случае нарушится регенерация памяти.

Интеллекгуальный контроллер может выполнять более эффективные процедуры обмена, чем стандартный [)МА. Управление шиной используют высокопроизводительные адаптеры ЯС51 и локальных сетей, а также интеллектуаль- 334 А. Системстехника 1В(и РС-совместимых компьют ов ные графические адаптеры. Однако архитектурой шины доступное им пространство ограничено 16 Мбайт.

Ограничения на доступную память для «чистого» режима ОМЛ в новых компьютерах снимаются применением расширенных регистров страниц, но об этом должно «знать» ПО. На шине Е1ЯА каналы ОМА могут работать в 8-, 16- и 32-битном режиме и, используя все 32 разряда шины адреса, иметь доступ ко всей памяти компьютера.

Каждый канал программируется на 1 из 4 типов цикла передачи: » Сошрас1Ые — полностью совместим с 18А. Туре Л вЂ” сокращенный на 25% цикл: время одиночного цикла 875 нс, в блочном режиме время цикла 750 ис. Работает почти со всеми 15Л-адаптерами с большей скоростью. и Туре  — сокращенный иа 50% цикл (750/500 нс на цикл), работает с большинством Е1ЯЛ-адаптеров и некоторыми 1ЯА. Возможен только с памятью, непосредственно достушюй контроллеру шины Е15А (то есть с памятью на адаптерах Е?ЯЛ и системной, если Е1ЯА является основной шиной). Если декодированный адрес памяти относится к 8/16-битной памяти 1ЯА, то контроллер ПМА Е15А автоматически переводится в режим Сошраг1Ые. и Туре С (Вцгзг Т1штцй) — сократценный на 87,5% цикл, ориентированный на пакетный режим передачи.

Работает с быстрыми Е15А-адаптерами. При обмене 32-битных устройств с 32-битной памятью позволяет развить скорость обмена до 33 Мбайт/с. и В РС1-системах для обмена с устройствами системной платы (Разг АТА-2 или Е-1РЕ-порты) возможно использование 1тМА Туре Г, при котором между соседними циклами интервал не должен превышать 3 тактов шины (360 нс). Для разгрузки системной шины используется 4-байтный буфер.