Постройте и проверьте моделированием схему дешифратора 1-2. Изучение встроенных в DEEDS блоков дешифраторов на примере дешифратора 2–4. Построить его таблицу истинности и измерить по временной диаграмме задержки при изменении разрешающего сигна-л

Задание КМ-2 по схемотехнике. Решённая на оценку 5. Вариант 9.
Список заданий из работы:
Постройте и проверьте моделированием схему дешифратора 1–2.
Изучение встроенных в DEEDS блоков дешифраторов на примере дешифратора 2–4. Построить его таблицу истинности и измерить по временной диаграмме задержки при изменении разрешающего сигна-ла E для четных вариантов и информационных входов A0, A1 для не-четных вариантов. Получить VHDL описание.
Постройте дешифратор каскадированием из боле простых (табл.3.2).Проверьте его работоспособность . Вариант №9: Постройте схему дешифратора 3‒5 на 2‒4 .
Изучите поведение схемы мультиплексора 2 – 1, приведенной на рис. 3.2.
Изучение мультиплексора 4–1
а) Исследовать мультиплексор 4–1 из библиотеки базовых элементов d-DcS. Построить таблицу истинности и измерить временные задержки. Изучить VHDLописание.)
Каскадирование мультиплексоров.
Используя встроенные в ДЕЕДС блоки мультиплексоров постройте каскадированием более сложный и проверьте правильность работы схемы( табл.3.2) . Вариант №9: Постройте схему мультиплексора 3‒1 из 2‒1.
Реализация произвольных логических функций с помощью мультиплексоров.
Изучение мультиплексора 4–1
Реализуйте на мультиплексоре логическую функцию заданную в таб-лице 3.3 и проверьте схему моделированием
( обозначения ~НЕ,&И,|ИЛИ)
Таблица 3.3
Варианты функций реализуемых на мультиплексоре (задание 8). Вариант №9: Y=A |~B.
Изучение схемы демультиплексора 1 – 2. Постройте схему и проверьте ее моделированием.
Постройте схему двоичного одноразрядного сумматора в элементном базисе И, ИЛИ, НЕ, XOR, проверьте ее моделированием, определите задержку,получите vhdl код.
Постройте схему одноразрядного сумматора в заданном элементном базисе (табл. 4.1) и проверьте ее моделированием. Получите VHDL‒ код описания сумматора. Вариант №9: 2И, 3ИЛИ, НЕ
Построить схему двухразрядного сумматора с последовательным переносом из двоичных одноразрядных сумматоров- блоков ДИИДС типа FULL ADDER, проверить функцию и измерить задержку.
Изучение преобразования кодов. Исследовать работу блока COMPLEMENTOR- преобразователя кодов ДИИДС. Для нечетных вариантов использовать противоположное кодовое представление операндов Вариант No5: 10; -8; -3; 9.
Исследовать блок параллельного четырехразрядного сумматора DEEDS.
Исследовать блок 8-разрядного АЛУ ДИИДС. Вариант No 9: 01001 F = A and (not B).
Требуется построить и проверить схему простого АЛУ. Входные данные – коды А и В – 4х разрядные числа со знаком,
Код операции COP – 4 разряда.
Коды операций (СОР): 0000– сложение, 0001 –вычитание, 1001 – И, 0010 –
ИЛИ, 0011– НЕ, 0100 – И–НЕ,0101 – ИЛИ–НЕ, 0111– XOR, 1000– XNOR.
Отрицательные числа подавать с преобразователя в дополнительном коде.
Получить временную диаграмму и VHDL описание. Вариант №9: Операции + и И и NOT.
Контрольные и диагностические тесты. Задание предполагает построение контролирующего и диагностического тестов и определение места и вида неисправности в модели узла. Произведем контролирующий тест схемы в файле 5MUX_2x1_F40 21.