Тема 5 Элементы и узлы ЭВМ_2010 (987276), страница 2
Текст из файла (страница 2)
е. по номерувходного сигнала формирует однозначную комбинацию выходных сигналов.Пример построения ШР иллюстрируется таблицей истинности (табл. 2) и схемамина рис. 4.Таблица 2Таблица истинности шифратораx11000000x20100000x30010000ВходыX40001000x50000100x60000010x70000001yo0001111Выходыy10110011y21010101Логические зависимости:Рис. 4. Структурная схема шифратора (а) и обозначение дешифратора напринципиальных электрических схемах (б)Обратим внимание, что табл.
2 и 1 во многом похожи, входы и выходы в нихпоменялись местами. Состояния входов табл.2. содержат только по одномуединичному элементу. Другие произвольные комбинации входов недопустимы.Компараторы и сумматорыСхемы сравнения или компаратор обычно строятся как поразрядные. Онишироко используются и автономно, и в составе более сложных схем, например припостроении сумматоров.Таблица истинности (табл.3) отражает логику работы 1-го разряда схемысравнения при сравнении двух векторов А и В.
На рис 5. показана структурнаясхема компаратора.Таблица 3.Таблица истинности компаратораВходыai0011bi0101ВыходыYi0001Логическая зависимость:(1)На рис. 5, помимо выхода Y2, фиксирующего равенство значений разрядов,показаны выходы Y1 и Y3 , соответствующие сигналам "больше" и "меньше".Рис.5. Структурная схема компаратора (а) и обозначение компаратора напринципиальных электрических схемах (б)Комбинационный сумматор. Принципы построения и работы сумматоравытекают из правил сложения двоичных цифр.
Схема сумматора такжеявляется регулярной и широко используется в ЭВМ. При сложенииодноразрядных двоичных цифр можно выявить закономерности в построении имногоразрядных сумматоров.Сначала рассмотрим сумматор, обеспечивающий сложение двух двоичныхцифр а1 и b1, считая, что переносы из предыдущего разряда не поступают. Этойлогике отвечает сложение младших разрядов двоичных чисел. Процесс сложенияописывается таблицей истинности (табл. 4) и логическими зависимостями (2), гдеSi - функция одноразрядной суммы и рi - функция формирования переноса.
Переносформируется в том случае, когда а1 =1 и b1=1.Таблица 4Таблица истинности комбинационного полусумматораВходыai0011Выходыbi0101Si0110Pi0001Логические зависимости:(2)Зависимости (2) соответствуют логике работы самого младшего разряда любогосумматора. Структурная схема одноразрядного сумматора (полусумматора)представлена на рис. 6.Рис.
6. Структурная схема полусумматора (а) и обозначение полусумматора напринципиально электрических схемах (б)Логические зависимости полусумматора Si и компаратора (1) очень похожи,так как они инверсно по отношению друг к другу.Уравнения, положенные в основу одноразрядного сумматора, используются и припостроении многоразрядных сумматоров. Логика работы каждого разрядасумматора описывается табл.5, которую можно считать его таблицей истинности.Таблица 5Правила сложения двоичных цифрЗначения двоичныхчисел А и ВаibiPi-1000001010011100101110111РазрядСуммыSi01101001Перенос в следующий разрядРi00010111Таблица истинности сумматора, учитывающего сигналы переноса,отличается от таблицы полусумматора (табл.4) дополнительным входом р переносом из предыдущих разрядов.Исходные логические зависимости, формируемые по табл.
5, имеют следующиесовершенные ДНФ:Преобразование этих выражений приводит к следующим зависимостям:(3)В приведенных выражениях индексы у переменных в правых частяхуравнений опущены.Из анализа логических зависимостей видно, что структурная схема i-горазряда сумматора требует включения в свой состав трех схем сравнения дляформирования разрядной суммы и шести схем совпадения (рис. 7).Структурная схема многоразрядного комбинационного сумматора наэлектрических схемах изображается в виде рис. 3.7.Рис. 7.
Структурная схема одного разряда комбинационного сумматора:а- структурная схема одного разряда; б - условное изображениеРис.8. Структурная схема многоразрядного комбинационного сумматораСумматор параллельного действияСумматор с групповым переносомСхемы с памятьюБолее сложным преобразователем информации являются схемы с памятью.Наличие памяти в схеме позволяет запоминать промежуточные состоянияобработки и учитывать их значения в дальнейших преобразованиях. Выходныесигналы Y = (y1, y2, ..., уm) в схемах данного типа формируются не только посовокупности входных сигналов Х = (х1, х2, ..., хn), но и по совокупности состоянийсхем памяти Q = (q1, q2, ..., qk). При этом различают текущий дискретный моментвремени t и последующий (t+1) момент времени (рис.
9).Рис. 9. Обобщенная структура схемы с памятьюПередача значения Q между моментами времени t и (t+1) осуществляется обычно сприменением двухступенчатой памяти и синхронизирующих импульсов (СИ).В качестве простейшего запоминающего элемента (ЗЭ) в современных ЭВМиспользуют триггеры.
В связи с успешным применением микроэлектроники всхемах основных устройств ЭВМ (процессоров и оперативной памяти) исчезли вкачестве запоминающихся элементов схемы, использующие остаточнуюнамагниченность - ферритовые сердечники. Самая простейшая схема триггераможет быть синтезирована по общим правилам, которые были рассмотрены впредыдущих лекциях.RS-триггерПример 1. Построить автомат памяти - триггер, имеющий вход R (Reset сброс), .для установки элемента в "нулевое состояние" и вход S (Sеt - установка) для установки элемента в "единичное" состояние. При отсутствии сигналов R=S=0элемент должен сохранять свое состояние до тех пор, пока не будут полученыновые сигналы на входе R или S.Условия работы триггера могут быть представлены в виде таблицыпереходов (табл.
6), представляющей собой модификацию таблицы истинности.Таблица 6Условия работы триггераВходыR0Состояние qt+1S0qt0qt+10РежимХранение 000011110110011101010111100??Хранение 1Установка 1Установка 1Установка 0Установка 0Запрещенное состояниеЗапрещенное состояниеСодержание таблицы расшифровывается следующим образом. Элементпамяти может сохранять значение qt=0 или qt=1 в зависимости от установки ранееустановленного состояния. При отсутствии входных сигналов на входах R и S (R=0 и S =0) значения qt+1 первой строке таблицы в точности повторяют значения qt.При поступлении сигнала R=l (сигнала установки "нуля") элемент независимо отсвоего состояния принимает значение, равное нулю, qt+1=0. Если же на вход Sпоступает сигнал установки "единицы" (S=1), то qt+1=1 независимо от предыдущегосостояния qt.
Одновременное поступление сигналов на входы R и S являетсязапрещенной ситуацией, так как она может привести к непредсказуемомусостоянию. В схемах формирования сигналов R и S должны быть предусмотреныблокировки, исключающие их совпадения, S=R=1.Для таблицы переходов (табл.6) может быть построена диаграмма Вейча (табл.7).Таблица 7.Диаграмма Вейча для таблицы переходов триггераВ этой таблице знаком "~"отмечены запрещенные комбинации входныхсигналов. Эти комбинации могут быть использованы для упрощения логическихзависимостей. Логическая зависимость, описывающая работу элемента памяти,принимает вид:(4)Уравнение (4) получено путем эквивалентных преобразований.
Добавление в негокомбинаций, соответствующих запрещенным ситуациям и помеченных знаком "~",т.е.позволяет еще больше упростить уравнение триггера:(5)Для реализации полученной зависимости в базисе И - НЕ применим правилоде Моргана и получим функциюПо данной зависимости можно построить схему элемента памяти асинхронного RS-тригера. В этой схеме следует только соединить выход qt+1совходом qt. На рис.10 эта связь отмечена штриховой линией.Рис.
10. Схема асинхронного RS-триггера: а- схема; б - обозначение напринципиальных электрических схемах; в - временная диаграммаRS-триггер нашел широкое распространение в схемах ЭВМ. Одиночныетриггеры этого типа часто используются в различных блоках управления. Васинхронных RS-триггерах имеется один существенный недостаток,обусловленный самой логикой их построения (см. табл. 6), т.е. в них сигналы R и Sдолжны быть разнесены во времени. Дополнение этого триггера комбинационнымисхемами синхронизации на входе и выходе позволяет получить триггеры с болеесложной логикой работы: синхронные RS-триггеры, Т-, JK-, D- триггеры ицелый ряд комбинированных RST-, JKRS-, DRS-триггеров.Прописные буквы в названиях триггеров обозначают:• R (Reset - сброс) - вход установки триггера в нулевое состояние Q=0;• S (Set - установка) - вход установки триггера в единичное состояние Q =1;• Т (Toggle - релаксатор) - счетный вход триггера;• J (Jerk - внезапное включение) - вход установки JK -триггера в единичноесостояние Q=1;• К (Kill - внезапное выключение) - Q=0;• D (Delay - задержка) - вход установки триггера в единичное или нулевоесостояние на время, равное одному такту;• С (Clock - часы) - вход синхронизирующих тактовых импульсов.На рис.11 показаны схемы синхронного однотактного (а) и двухтактного (б) RSтриггеров.Двухкаскадная схема RS-триггера (рис.11, б) нашла наиболее широкоеприменение для построения n-разрядных схем запоминания - всевозможныхрегистровых схем.
Штриховыми линиями на схеме указаны дополнительные точкиподключения сигналов установки и сброса.Рис.11. Электрическая и функциональная схемы синхронных RS-триггеров: а однотактный, б - двухтактныйТ-триггерНа рис.12 приведена схема Т-триггера или иначе - триггера со счетнымвходом.
При значении Т =0 триггер сохраняет свое ранее установленное состояние- режим хранения состояния, при T=1 триггер переходит в противоположноесостояние. Таблица переходов (табл. 8) и диаграмма работы (рис. 12, б) отражаютдинамику работы этого элемента.Рис. 12. Схема триггера со счетным входом: а- функциональная; б - условноеобозначение; в - временная диаграммаТаблица 8Таблица переходов Т-триггераВходныесигналыXt0Состояние qt0011Хранениеl10ИнверсияРежимПо таблице переходов можно получить логическую функцию, реализуемуюТ-триггером:(7)Нетрудно видеть, что зависимость (7) очень похожа на функцию (2), выведеннуюдля одноразрядного комбинационного полусумматора.
На рис.12, а показано, какдвухтактный RS-триггер преобразуется в Т-триггер.JK-триггерНаиболее сложным типом триггера является JK-триггер. Он, по существу,является объединением двухтактного RS- и Т- триггеров. Этому соответствует еготаблица переходов (табл.9).Таблица 9.Таблица переходов JK-триггераВходные сигналыJK000110llСостояние q00011Режим110l0ХранениеУстановка 0Установка lИнверсияЕсли первые три строки таблицы переходов полностью повторяютсоответствующие строки табл. 6, то последняя строка, с запрещенной комбинациейдля RS-триггера, соответствует режиму переключения Т-триггера (см. табл.8).Схема JK-триггера изображена на рис.
13.Рис. 13. JK-триггер: а - функциональная схема; б - условное обозначениеD-триггерD-триггер обычно строится на основе двухтактного RS- или JK-тригера.Он предназначается для хранения состояния (1 или 0) на один период тактовыхимпульсов (с задержкой на 1 такт). Таблица его переходов отражена в табл. 10. Нарис.14, а и б представлены варианты его построения, а на рис.14, в - его условноеобозначение.Таблица 10Таблица переходов D-триггераВходные сигналыD0lСостояния q00Режимl0Установка 011Установка lРис. 14. D-триггер: a- функциональная схема на основе RS-триггера; бфункциональная схема на основе JK-триггера; в - условное обозначениеВсе перечисленные элементы памяти позволяют хранить одну единицуинформации - бит или одну двоичную цифру.При построении ЭВМ широко используются функциональные схемы,обеспечивающие операции хранения и преобразования информации над группамибитов (машинными словами).
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
