Проников А.С. 1995 Т.2 Ч.2 (830967), страница 35
Текст из файла (страница 35)
Контроллер по сбросу сигналов РПР и ВВОД прекращает передачу адреса и убирает сопровождающий сигнал ОТВ. Микропроцессор сохраняет текущее значение своих регистров в стеке и загружает их новым содержанием из вектора прерывания, после чего выполняет подпрограмму обслуживания внешнего устройства, запросившего прерывание.
Выход из подпрограммы осуществляется программным способом по команде возврата из прерывания, при этом из стека восстанавливается содержимое регистров микропроцессора. Обмен информацией в режиме ПДП (рис. 10.21) включает две фазы. В первой фазе контроллер, претендующий на режим ПДП, осуществляет захват магистрали. Во второй фазе производится обмен данными между ведущим контроллером, захватившим магистраль, и ведомым контроллером памяти. Режим ПДП определен протоколом, в котором контроллер, запрашивающий магистраль (на рис. 10г18 — это контроллер дисковода), передает сигнал ЗМ микропроцессору. После завершения текущего ' цикла обращения к магистрали микропроцессор вырабатывает сигнал РЗМ и запрещает другие циклы.
Затем сигнал ЗМ контроллером снимается, и, если отсутствуют сигналы ОБМ и ОТВ от предыдущего цикла, контроллер формирует сигнал ПЗ и становится хозяином магистрали, приступая к обмену данными с памятью. При этом микропроцессор убирает сигнал РЗМ. Сигнал ПЗ контроллером снимается по окончании цикла обмена, после чего магистраль возвращается микропроцессору. Магистрально-модульный принцип сохраняется и при построении мультипроцессорных устройств ЧПУ (рис. 10.22). Системная магистраль связывает между собой следующие модули: несколько вычислителей, за каждым нз которых закреплена задача ЧПУ; модуль системной (разделяемой вычислителями) памяти; универсальные системные контроллеры ввода-вывода (параллельные ИРПР, последовательные ИРПС); модуль системного контроллера, осуществляющий арбитраж магистрали.
Алгоритмы взаимодействия модулей через системную магистраль не зависят от внутримодульных средств вычислительной техники. Каждый вычислитель имеет собственную внутреннюю магистрально-модульную структуру на основе локальной магистрали и набора модулей, включающего и объектно-зависимый контроллер ввода-вывода (для связи с пультом ЧПУ, электроавтоматикой, приводами подачи). Совокупность средств (схемотехнических, программных, конструктивных), поддерживающих межмодульное взаимодействие на уровне общей системы, называют системным магистральным интерфейсом.
179 Вычислитель заболи УПУ Локальная ыагистроль буентреллер гграр ынтерьре с жв е белеее сфееб бинйй у юфв- /7обгять Веделгьбй Веденый ббрбитр ннтерфеис мжгтроли нитей е с нагие оли Нчнерфебс ногианрали интерфеис магист оли я обило юа ионна Шина лрерыбонин Шоно залбата иаакпуали Шина л орленая Рис. 10.22. Магистрально-модульная структура мультипроцессорного устройства ЧПУ ггодбль систенниги лентриллера ь~ ~~М +фью фмь Цц М7даль систббглий лабгяти Жющтиллер НРВС нтерфеис и йс магистрального интерфейса Обовначепне Функннн сшявла не лнвнн связи Шнва Линна связи лвтннсное русское АДРО— АДР!7 АОК®~ А17К17 Адресация памяти и портов ввода-вывода !а Адрес ДΠ— Д1 5 1б БАТΠ— ОАТ15 Передача данных Данные ЗП МХТС МКОС 10%Ж !ОКС 1в Признак записи данных в память Признак чтения данных из памяти Признак записи данных в порт ввода-вывода Признак чтения данных из порта ввода-вывода Запись в па- мять Чтение из па- мяти Запись в порт ЧТ ЗПВВ ЧТВВ Чтение из пор- та ТПРО— ТПР17 1ЫТΠ— 1ИТ7 Требование прерывания, приоритет на линии ТПРО наиболее высок Подтверждение перехода ведущего в режим прерывания, запрос на передачу вектора прерывания Требование прерывания ОПР 1ИТА Разрешение прерывания ВС1.К ВОЗУ ТАКТ Синхронизация захвата маги- страли Признак занятости магистрали и запрещения захвата маги- страли другими ведущими Требование ведущего на зах- ват магистрали Извещение ведущего об отсут- ствии запросов магистрали со стороны других модулей Признак разрешения захвата магистрали соответственно на иходе и выходе модуля РП Магистральный синхросигнал Магистраль занята ЗАН ЗМ ВКЕО СЕКО Запрос маги- страли Общий запрос магистрали ОЗМ РЗМ1, РЗМО ВРЯД, ВРКО Разрешение захвата СС1.К ТАКТ! Синхронизация микропроцессорной системы, осуществляемая одним из ведущих Начальная установка системы в исходное состояние Признак передачи старшего байта по линиям Д8 — Д15 Подтверждение передачи данных ведущему прн чтении, приеме данных ведомым прн записи Блокировка ОЗУ и ПЗУ соот- ветственно 1Ч Тактовый син- хроимпульс 1И!Т СБРОС БАИТ Инициализация Передача старшего байта Подтверждение передачи ВНЕТ КАСК ОТВ !ИН1, 1ХН2 1.ОСК БЛК1, БЛК2 ЗДП Блокировка памяти Организация взаимодействия в системах с многовходовой памятью Задержка до- ступа к па- мяти 181 10.2.
Состав и назначение линий связи системного Рассмотрим стандартный системный магистральный интерфейс типа Мп(1(Ьпз. Здесь, как и в интерфейсе ()=Ьпз, связь подключенных к магистрали устройств осуществляется по принципу «ведущий — ведомый» и предусмотрена асинхронная передача данных. Процессор (ведущий) может производить обмен данными с ведомым устройством под управлением программы или в режиме прерывания, по локальной илн системной магистрали. При обращении к общим ресурсам (например, памяти) интерфейс гарантирует отсутствие конфликтов.
Особенность интерфейса состоит в делении ведомых модулей иа две группы — памяти и портов ввода-вывода; при атом активизация групп осуществляется различными командами. В структуре системной магистрали интерфейса выделяют такие шины: информационную 1, прерывания П, захвата магистрали 1П, управления Гтг. В свою очередь, в состав информационной шины входят шина адресов 1а, шина данных 1б, шина команд 1в. Описание системного магистрального интерфейса дано в табл. 10.2. При обмене информацией по системной магистрали ведущий захватывает магистраль, устанавливает связь с ведомым, осуществляет обмен данными с ведомым, освобождает магистраль.
Право захвата системной магистрали устанавливает арбитр. Для разрешения конфликтов при одновременном запросе ведущих на захват магистрали применяют параллельную, последовательную или параллельно-последовательную схему закрепления за ними приоритетов. В параллельной схеме (рис. 10.23) каждому вычислителю соответствует отдельный приоритетный уровень арбитра в модуле системного контроллера.
Получив от вычислителя сигнал запроса магистрали, арбитр дает разрешение блоку захвата магистрали. В последовательной схеме (рис. 10.24) арбитр модуля системного контроллера и блоки захвата магистрали вычислителей последовательно соединены по линии разрешения захвата магистрали. Приоритет вычислителя определяется его близостью к модулю системного контроллера. В последова- Рис. 10.23. Параллельная схема закрепления приоритетов аа ведущими на системной магистрали 182 Рис.
10.24. Последовательная схема закрепления приоритетов за ведущими на систем- ной магистрали азмипи Фи«игииии» и идиадимимиир дми йииислимия г идиидиикими У Рис. 10,26. Графики передачи информации по магистрали: циклограмма записи в ячейку памяти или порт Рис, 10.25. Циклограмма протокола смены ведушего 1вычислителя) на системной магистрали после появления более приоритетного запроса тельно-параллельной схеме последовательно соединенные блоки захвата магистрали отдельных вычислителей параллельно подключены к приоритетным входам арбитра системного контроллера.
Смена ведущего на системной магистрали после появления более приоритетного запроса осуществляется в соответствии с протоколом. На рис. 10.25 протокол показан применительно к параллельной схеме закрепления приоритетов 1см. рис. 10.23). Пусть магистраль занята вычислителем с приоритетом 1 и, установив сигналы ЗМ1 и ЗАН, этот вычислитель выполняет передачу данных.
Пусть в это же время у вычислителя с приоритетом 0 блок захвата магистрали устанавливает сигналы ЗМО и ОЗМ. По сигналу ОЗМ вычислитель с приоритетом 1 определяет„ что после завершения очередного цикла обмена необходимо освободить магистраль. Получив сигнал ЗМО, арбитр снимает разрешение захвата РЗМ1 н устанавливает разрешение захвата РЗМО. Обнаружив сброс РЗМ1 на фоне сигнала ОЗМ, блок захвата магистрали вычислителя с приоритетом 1 снимает свой сигнал ЗАН, сообщая тем самым всем ведущим об освобождении магистрали. Теперь блок захвата магистрали вычислителя с приоритетом О, получивший разрешение на захват и информацию об освобождении магистрали, устанавливает на линии ЗАН свой сигнал ЗАН, а затем сбрасывает сигнал ОЗМ.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
