Интерф периф устр лекции (775983), страница 8
Текст из файла (страница 8)
Адаптацию VME к задачам измерительной технике обеспечивает интерфейс VXIbus (VMEbus extension for Instrumentation). VXI в настоящее время поддерживает более 200 зарубежных фирм, которые выпускают более 500 типов модулей [1,8].
Дальнейшее изложение материала посвящено рассмотрению принципов организации и особенностей применения только основных магистралей VMEbus.
3.2 Организация магистрали информационного канала
Основные шины интерфейса VME представлены в табл. 3.
Таблица 3. Основные шины VME.
Наименование Линии
шины
Адресная ША А01-А31
Данных ШД DOO-D3l
Команд ШК АМО-АМ5, LWORD*,IACK*, WRITE*, DSO*,
SYSRESET* DS1*,
Состояний ШС BERR*, RETRY*
Управление
обменом ШУО SYSCLC, AS*, DTACK*, DSO*, DS1*
Передачи BGOIN*-BG3IN*, BGOUT*-BG3OUT*,
управления ШПУ BRO*-BR3*, BBSY*, BCLR*
Прерываний ШП IRQ1*-IRQ7*, IACKIN*, IACKOUT*, IACK*
Специальных ACFAIL*, SYSFAIL*, SERCLC*,
управляющих +5V STTDBY, +5VDC, ±12V DC,
сигналов ШСУС GND, RESERVED SERDAT*,
Адресная шина содержит линии (А01-А31) в обычной версии VME и 64 линии в версии D. Управляется она ведущими модулями и устройствами обработки прерываний. При обработке прерываний используются линии А01-АОЗ. Линия АОО в интерфейсе отсутствует. Ее функции реализуются сигналами DSO*, DS1*. (Здесь и далее звездочка * обозначает инверсию сигнала). Формирователи сигналов ША должны быть с 3 состояниями.
Шина данных DOO-D31 управляется ведущими, ведомыми модулями и источниками прерываний. Формирователи сигналов ШД должны быть двунаправленные с тремя состояниями.
В версии D (64 бита) по ША и ШД передается в режиме мультиплексирования адресная информация и данные.
Шина команд содержит линии, определяющие длину данных, участвующих в передаче, размер адреса и тип выполняемого цикла. Управление размером адреса, пересылаемого по ША, выполняется шестиразрядным кодом модификатора адреса АМО-АМ5, сигналом подтверждения прерывания IACK* и признаком длинного слова LWORD*. Все эти сигналы формируются ведущим устройством и определяются по срезу адресного строба AS*. Для определения местоположения байта в группе из 4 байт используются два строба данных DSO*, DS1 *.
Существует 4 типа адресации в зависимости от длины адреса: короткая ввода/вывода (16 бит), стандартная (24 бита), расширенная (32 бита) и длинная (64 бита). Размер адреса может быть изменен в каждом цикле шины, что позволяет использовать большое разнообразие конфигураций системы.
Управление длиной адреса осуществляется кодом модификатора адреса АМО-АМ5, который сопровождает каждую передачу информации по магистрали. Подчиненные устройства опрашивают АМО-АМ5, и определяют какие линии адреса необходимо дешифрировать в текущем цикле. Короткие адреса дешифрируются на линиях АО1-А15, стандартные - А01-А23, расширенные - на А01-А32, длинные - на А01-А32, LWORD* - DOO-D31.
Модификатор адреса указывает также тип цикла шины: выборка команды, чтение/запись, блочная пересылка. Эти циклы могут быть инициализированы пользовательской программой или привилегированной программой (супервизором).
Сигнал IACK* может рассматриваться как седьмой разряд модификатора адреса. Он выставляется устройством обработки прерываний и инвертируется ведущим устройством, чтобы показать, что это цикл пересылки данных. Если IACK* равен 0, то линии АМО-АМ5 ведомыми устройствами игнорируются. Коды модификации адреса подразделяются на три группы: специализированные, резервные и определяемые пользователем. Резервные коды предназначены для возможного использования в будущих версиях.
Коды, определяемые пользователем, могут применяться, например, для разделения памяти между отдельными процессорами в мультипроцессорной системе, реализации групповых передач и т.д.
Разрядностью шины данных, также как и шины адреса, можно управлять динамически. Изменение разрядности достигается разбиением ШД на 4 банка (DOO-D07,D08-D15,D16-D23,D24-D31), управление которыми выполняют сигналы строба данных DSO*, DS1*, адресная линия А01 и LWORD*. Эти сигналы формирует ведущее устройство, а ведомое устройство их декодирует и оперирует данными одного или нескольких банков.
В качестве адреса в VME указывается адрес младшего байта. Поэтому адреса 16 и 32-разрядных данных всегда четные. Спецификации VME позволяют размещать двух- и четырехбайтовые данные по нечетным адресам. Это называется невыравненные пересылки. Невыравненные пересылки могут ускорять работу VME посредством разрешения пересылки 32-разрядных данных по нечетным адресам.
Если 32-разрядные данные размещены по четному адресу (АО1=0, DSO*=DS1*=0), то их передача осуществляется за один цикл шины. Если адрес нечетный, то возможны два варианта. В первом случае ведущее устройство пересылает два одиночных байта и двойной байт, занимая три цикла шины. Во втором - пересылается невыравненные трехбайтовые данные и одиночный байт, занимая два цикла шины.
В состав ШК входят также линия WRITE*, которая указывает направление передачи данных по ШД, и линия SYSRESET*, по которой передается сигнал общего сброса системы. WRITE* формируется ведущим устройством и относится к сигналам с тремя состояниями. SYSRESET* может формироваться любым модулем. Выход на линию SYSRESET* осуществляется через схемы с открытым коллектором. Шина состояний состоит из линий BERR* и RETRY*. Сигнал ошибки шины BERR* формируется ведомым модулем или модулем таймера магистрали, который следит за временем выполнения операций. Выход на линию BERR* - через схему с открытым коллектором.
Сигнал RETRY* используется в редакции D спецификации VME. Он совместно с BERR* может быть установлен в состояние низкого уровня ведомым модулем, если текущая пересылка не может быть осуществлена, но должна быть повторена попытка обращения ведущим модулем в следующем цикле. RETRY* является стандартным сигналом с тремя состояниями.
Наличие гибкого управления пересылаемых сообщений позволяют создавать модули, сложность которых определяется требуемыми техническими характеристиками. Это приводит к снижению аппаратных затрат, экономии пространства платы, необходимой для размещения интерфейсной части модуля, и снижает стоимость системы. Динамическое распределение разрядности ША и ШД позволяет использовать ранее разработанные программные и аппаратные средства, реализованные на 8 и 16-разрядных микропроцессорах.
3.3 Организация магистрали управления информационным
каналом.
3.3.1 Шина управления обменом
Шина управления обменом состоит из линий SYSCLK*, AS*, DTACK*. Сервисный тактовый сигнал SYSCLK* частотой 16 МГц формируется системным контроллером. Этот сигнал может быть использован для любой цели и не синхронизирован с другими сигналами VМЕ.
Адресный строб AS* формируется ведущими модулями и устройствами обработки прерываний. AS*=0 указывает на достоверность информации шины адреса и линий модификатора адреса. Этот сигнал определяет начало выполнения операций на магистралях и относится к классу мощных сигналов с 3 состояниями.
Сигнал подтверждения пересылки данных DTACK* формируется ведомыми модулями или инициаторами прерываний. DTACK* выставляется во время циклов записи после того, как ведомый модуль закончит прием данных. В циклах чтения и подтверждения прерывания DTACK* выставляется после того, как достоверные данные помещаются на ШД.
В VME определено 5 основных циклов передачи данных: чтение/запись, чтение-модификация-запись, блочная передача, "только адресация", подтверждение прерываний.
Во время цикла чтение/запись ведущий модуль выставляет адрес ведомого на ША и код модификатора, включая IACK* на ШК. Достоверность адресной информации подтверждается сбросом AS* в 0. Затем данные передаются на ШД в сопровождении сигналов WRITE*, DSO*, DS1*. Ведомое устройство дешифрирует адрес и его модификатор, определяет особенности данной передачи. Оно принимает или передает данные и формирует нулевые уровни сигналов DTACK* или BERR*. С появлением сигнала DTACK*=0 ведущее устройство устанавливает сигналы AS*, DSO*,DS1* в единичное состояние, а ведомое устройство после этого инвертирует значение DTACK*. На этом цикл записи/чтения, который иллюстрируется рис.15, завершается.
Цикл "чтение-модификация-запись" используется в многопроцессорных и многопользовательских системах. Он позволяет многочисленным процессорам разделять общие ресурсы (контроллеры дисков, порты или блоки памяти). В этом цикле происходит чтение информации и её перезапись по тому же адресу за 1 цикл магистрали вместо двух. При этом строб AS* находится в состоянии нуля, а значение сигнала WRITE* в течение цикла обязательно инвертируется.
Цикл блочной передачи используется для перемещения блоков данных от 1 до 256 байт. В многопроцессорных системах этот режим может быть использован для передачи данных небольшими пакетами, уменьшая время на арбитраж магистрали. Прикладные задачи с интенсивным дисковым обменом используют цикл блочной передачи для перемещения данных с большой скоростью между центральным процессором и контроллерами дисков.
Ведущий модуль адресует первую ячейку, а затем передает данные, не заботясь об адресе, который автоматически увеличивается ведомым модулем в соответствии с типом передаваемых данных. В начале передачи ведомый запоминает адрес в своем адресном счетчике, ведущий последовательно выдает данные, сопровождая их соответствующими стробами. Содержимое счетчика используется для внутри модульной адресации. В процессе пересылки необходимо контролировать максимальный размер блока и, в случае необходимости, формировать сигнал BERR*. Ведущий модуль сохраняет непрерывный контроль над магистралью данных в течение всего времени передачи, удерживая низкий уровень AS*. Если ведущему необходимо передать более 256 байт данных, он должен инициировать несколько циклов блочной передачи. В редакции D VME разрешается использование блоков 64-разрядных данных длиной до 2 Кбайта. По сравнению с другими циклами блочная передача значительно увеличивает производительность интерфейса, т.к. ведущее устройство занимает магистраль на время передачи блока (а не слова), передавая ведомому только начальный адрес.
Цикл "только адрес" применяется для повышения производительности процессорного модуля, позволяя процессору начать цикл магистрали прежде, чем выяснится, где находится адресат (на локальной магистрали процессорного модуля или вне неё). Дешифратор адреса локальной памяти ведущего модуля работает параллельно с дешифратором адреса ведомого модуля и может в некоторых случаях ускорить работу магистрали. Это также может упростить разработку некоторых ведущих модулей.
В цикле "только адрес" передачи данных не происходит. Ведущий выставляет адрес, стробирует его AS* и, спустя некоторое время, сам завершает обмен. Так кaк DSO*, DSl* не выставляются, ведомое устройство не завершает цикл сигналами DTACK* или BERR*. Цикл прекращается, если ведущей модуль обнаруживает, что произошло обращение к локальным ресурсам.
Магистраль VМЕ имеет раздельные стробы адреса и данных, что позволяет ведущему модулю выставить адрес для следующего цикла в момент передачи данных предыдущего. Этот способ называется адресным конвейером. В этом случае можно начинать выборку следующих данных, не ожидая окончания предыдущих, что обеспечивает сокращение среднего времени выборки данных. Ведомое устройство должно быть разработано с учетом использования адресного конвейера. Для этого необходимо фиксировать адрес и модификатор адреса до формирования DTACK* или BERR* . Адрес часто фиксируется по срезу любого строба данных. Если этого не сделать, состояние линий данных ведомого устройства может измениться до завершения цикла чтения из-за изменения состояния его внутренних адресов. Во время цикла записи в ведомых устройствах могут быть нарушены внутренние временные соотношения.
Рис.15. Временная диаграмма цикла записи
3.3.2 Шина передачи управления
Перед каждым циклом передачи ведущий модуль или устройство обработки прерывания (УОП) обязаны получить разрешение на использование магистрали. Ведущий модуль необязательно должен быть процессором. В качестве ведущего могут быть модули, содержащие контроллеры прямого доступа к памяти или УОП. Эта задача решается с помощью шин передачи управления (ШПУ), арбитра и устройства запроса магистрали (УЗМ).
Шина передачи управления содержит: 4 линии запросов BRO*-BR3*, 4 последовательные цепи предоставления магистрали BGOIN*-BG3IN*/BGOOUT*-BG3OUT*, линии "Занято" (BBSY) и "Освободить магистраль" (BCLR*). Арбитр, всегда расположенный в слоте 01, принимает запросы УЗМ и предоставляет магистраль одному из них на основании определенных приоритетных правил. Запросы поступают на линии BRO*-BR3*, которые организованы как "монтажное ИЛИ". В VME используется централизованный арбитраж с параллельно-последовательной селекцией источников запросов. На рис.16 представлена структура ШПУ при поступлении запросов по линии BR03*.
Арбитры классифицируются в соответствии с принятой дисциплиной определения приоритета.
Одноуровневый арбитр является наиболее простым. Этот арбитр обслуживает только уровень запроса линии BR3* и выдает разрешение по последовательной цепи BG3IN*/BG3OUT* при BR3*=0, BBSY*=1. Одноуровневые арбитры могут формировать сигнал BCLR*, если требуется прервать работу модуля, который слишком долго занимает магистраль. Основным недостатком арбитра является фиксированное значение приоритетов, которое приведет к наиболее частому занятию магистрали модулями, близко расположенными к слоту 01.
Приоритетный арбитр присваивает жесткие приоритеты линиям запросов магистрали: BR3* - высший, a BRO* - низший. Если одновременно пришли несколько запросов, арбитр определяет запрос с максимальным приоритетом и активизирует соответствующую последовательную цепь предоставления магистрали.
АРБИТР
ВЕД. УСТР-О
DWB DGB
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
