Lab6_2 (774794), страница 3

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 3)

В результате получим следующую схему.

Откомпилируем проект.

Введем топологические ограничения – привяжем выход С схемы к выходу А21 ПЛИС.

И добавим максимальное значение периода синхронизации для цепи С – 30ns через вкладку Timing Wizard пункта меню Assigments.

Откомпилируем проект. Получим следующие результаты. Просмотреть их можно через вкладки Compilation Report:

1. Логические и синтаксические соотношения (Analysis & Synthesis → Analysis & Synthesis Equations)

--A1L31Q is inst24~13

--operation mode is normal

A1L31Q_lut_out = s1 & (R & !A1L31Q # !R & A1L21) # !s1 & (A1L21 $ R);

A1L31Q = DFFE(A1L31Q_lut_out, C, !A1L01, , );

--A1L41 is inst24~33

--operation mode is normal

A1L41 = R & (A1L21 $ !A1L31Q # !s1);

--A1L81Q is inst~13

--operation mode is normal

A1L81Q_lut_out = A1L71 $ A1L91 $ (!A1L9 # !A1L41);

A1L81Q = DFFE(A1L81Q_lut_out, C, !A1L51, , );

--A1L91 is inst~30

--operation mode is normal

A1L91 = R & (A1L71 $ !A1L81Q # !S3);

--A1L8Q is inst23~13

--operation mode is normal

A1L8Q_lut_out = s2 & (R & !A1L8Q # !R & A1L7) # !s2 & (A1L7 $ R);

A1L8Q = DFFE(A1L8Q_lut_out, C, !A1L5, , A1L41);

--A1L9 is inst23~26

--operation mode is normal

A1L9 = R & (A1L7 $ !A1L8Q # !s2);

--inst1 is inst1

--operation mode is normal

inst1 = A1L41 & A1L91 & !A1L9;

--A1L3 is inst5~3

--operation mode is normal

A1L3 = A1L41 & (A1L9 # A1L91) # !A1L41 & A1L9 & !A1L91;

--A1L4 is inst8~18

--operation mode is normal

A1L4 = A1L9 & (A1L41 # !A1L91);

--A1L21 is inst24~4

--operation mode is normal

A1L21 = s1 & A1L21 # !R;

--A1L01 is inst24~2

--operation mode is normal

A1L01 = !s1 # !R;

--A1L71 is inst~4

--operation mode is normal

A1L71 = S3 & A1L71 # !R;

--A1L51 is inst~2

--operation mode is normal

A1L51 = !S3 # !R;

--A1L7 is inst23~4

--operation mode is normal

A1L7 = s2 & A1L7 # !R;

--A1L5 is inst23~2

--operation mode is normal

A1L5 = !s2 # !R;

--R is R

--operation mode is input

R = INPUT();

--s1 is s1

--operation mode is input

s1 = INPUT();

--S3 is S3

--operation mode is input

S3 = INPUT();

--s2 is s2

--operation mode is input

s2 = INPUT();

--C is C

--operation mode is input

C = INPUT();

--y3 is y3

--operation mode is output

y3 = OUTPUT(inst1);

--y2 is y2

--operation mode is output

y2 = OUTPUT(!A1L3);

--y1 is y1

--operation mode is output

y1 = OUTPUT(A1L4);

1. Распределение проекта по логическим ячейкам (Fitter → Floorplan Veiw)

1. Пример входящих и исходящих связей с задержкой распространения (увеличить схему и кликнуть на цветной блок)

1. Отображение блоков MegaLAB (два раза кликнуть на входной пин)

1. Пример выходного банка

1. Логические и синтаксические установки (Analysis & Synthesis → Analysis & Synthesis Settings)

Use Generated Physical Constraints File On

Physical Synthesis Level for Resynthesis Normal

Resynthesis Optimization Effort Normal

Type of Retiming Performed During Resynthesis Full

Perform gate-level register retiming Off

Perform WYSIWYG primitive resynthesis Off

Focus entity name |var13

Family name APEX II

Preserve fewer node names On

Disk space/compilation speed tradeoff Normal

1. Входы (Fitter → Resource Section → Input Pins)

   Name

   Pin #

   MegaLAB Row

   MegaLAB Col.

   Col.

   Fan-Out

   Global

   Input Register

   Use Local Routing Input

   Power Up High

   Slow Slew Rate

   PCI I/O Enabled

   Single-Pin CE

   FastRow Interconnect

   I/O Standard

   Weak Pull Up

   R

   AE18

   --

   2

   12

   11

   no

   no

   no

   no

   no

   no

   no

   no

   LVTTL

   Off

   s1

   AB18

   --

   2

   12

   4

   no

   no

   no

   no

   no

   no

   no

   no

   LVTTL

   Off

   S3

   AG14

   --

   2

   2

   3

   no

   no

   no

   no

   no

   no

   no

   no

   LVTTL

   Off

   s2

   AC17

   --

   2

   10

   4

   no

   no

   no

   no

   no

   no

   no

   no

   LVTTL

   Off

   C

   A21

   --

   1

   10

   3

   no

   no

   no

   no

   no

   no

   no

   no

   LVTTL

   Off

2. Выходы (Fitter → Resource Section → Output Pins)

   Name

   Pin #

   MegaLAB Row

   MegaLAB Col.

   Col.

   Output Register

   Output Enable Register

   Use Local Routing Output

   Power Up High

   Slow Slew Rate

   PCI I/O Enabled

   Single-Pin OE

   Single-Pin CE

   Open Drain

   I/O Standard

   Current Strength

   Weak Pull Up

   y3

   P26

   N

   --

   --

   no

   no

   no

   no

   no

   no

   no

   no

   no

   LVTTL

   24mA

   Off

   y2

   AC18

   --

   2

   13

   no

   no

   no

   no

   no

   no

   no

   no

   no

   LVTTL

   24mA

   Off

   y1

   AF17

   --

   2

   9

   no

   no

   no

   no

   no

   no

   no

   no

   no

   LVTTL

   24mA

   Off

3. Сигналы контроля (Fitter → Resource Section → Control Signals)

Name Pin # Fan-Out Usage Global Usage

inst23~2 LC3_16_P3 1 Async. clear Internal

inst~2 LC3_4_O2 1 Async. clear Internal

inst24~33 LC5_6_N2 5 Clock enable Non-global

inst24~2 LC6_7_N2 1 Async. clear Internal

C A21 3 Clock Non-global

1. Использованные ресурсы (Fitter → Resource Section → Resource Usage Summary)

Logic cells 15 / 16,640 ( < 1 % )

Registers 3 / 19,544 ( < 1 % )

User inserted logic cells 0

I/O pins 8 / 492 ( 1 % )

-- Clock pins 0 / 8 ( 0 % )

-- Dedicated input pins 0 / 4 ( 0 % )

Global signals 3

ESBs 0 / 104 ( 0 % )

Macrocells 0 / 1,664 ( 0 % )

ESB pterm bits used 0 / 425,984 ( 0 % )

ESB CAM bits used 0 / 425,984 ( 0 % )

Total memory bits 0 / 425,984 ( 0 % )

Total RAM block bits 0 / 425,984 ( 0 % )

FastRow interconnects 0 / 120 ( 0 % )

PLLs 0 / 4 ( 0 % )

LVDS transmitters 0 / 36 ( 0 % )

LVDS receivers 0 / 36 ( 0 % )

Maximum fan-out node R

Maximum fan-out 11

Total fan-out 58

Average fan-out 2.52

1. Задержки (Fitter → Resource Section → Delay Chain Summary)

   Name	Pin Type	Pad to Core	Pad to Input Register	Core to Output Register	Core to CE Register	TCO	TCOE	Falling Edge Output Enable	Fastrow Interconnect
   C	Input	ON	OFF	OFF	OFF	OFF	OFF	OFF	0 ps
   R	Input	ON	OFF	OFF	OFF	OFF	OFF	OFF	0 ps
   S3	Input	ON	OFF	OFF	OFF	OFF	OFF	OFF	0 ps
   s1	Input	ON	OFF	OFF	OFF	OFF	OFF	OFF	0 ps
   s2	Input	ON	OFF	OFF	OFF	OFF	OFF	OFF	0 ps
   y1	Output	OFF	OFF	OFF	OFF	OFF	OFF	OFF	0 ps
   y2	Output	OFF	OFF	OFF	OFF	OFF	OFF	OFF	0 ps
   y3	Output	OFF	OFF	OFF	OFF	OFF	OFF	OFF	0 ps

2. Использование блоков входов \ выходов (Fitter → Resource Section → I\O Bank Usage)

Временная диаграмма имеет вид

Содержание отчета

1. Наименование работы.

2. Цель работы.

3. Задание согласно Вашему варианту.

4. Построенная на ЭВМ схема устройства, соответствующего Вашему варианту.

5. Графическое изображение ПЛИС с размещенным устройством и выводами.

1. Временная диаграмма

2. Полученные отчеты.

3. Выводы.

Список литературы

1. Комолов Д. А., Мяльк Р. А., Зобенко А. А., Филиппов А. С. «Системы автоматизированного проектирования фирмы Altera MAX+plus II и Quartus II. Краткое описание и самоучитель» - М.: ИП Радиософт, 2002 – 352 с.

2. Дроздов Е. А., Комарницкий В. А., Пятибратов А. П. «Электронные вычислительные машины Единой системы» - 2-е изд., перерад. и доп. – М.: Машиностроение,1981. – 648 с.

Характеристики

Список файлов книги