3 (722202), страница 2
Текст из файла (страница 2)
Назначение выводов контроллера дано в таблице
| Обозначение | Вывод | назначение |
| S0-S3 | 20,19,18 | Входы сигналов состояния МП |
| CLK | 2 | Вход сигналов генератора тактовых импульсов |
| AEN | 6 | Сигнал управляющий выдачей командных сигналов контроллера которая осуществляется через 115 нс после поступления сигнала AEN |
| CEN | 15 | Сигнал управления выдачей командных сигналов управления DEN и PDEN. Действует как определитель возможности использования командных сигналов , формируемых контроллером системной шины при 1 контроллер функционирует нормально, а при 0 все командные сигналы удерживаются в неактивном состоянии. Это используется для для разделения адресного пространства и устранения конфликтов между внешними устройствами подключенными к системной шине. |
| IOB | 1 | Сигнал управления режимом работы контроллера при 1 задается режим режим работы с шиной ввода вывода, а при 0 с системной шиной |
| MRDC | 7 | Сигнал чтения из памяти |
| MWTC | 9 | Запись в память |
| AMWC | 8 | Опережающий сигнал записи в память |
| IORC | 13 | Ввод информации из ВУ |
| IOWC | 11 | Вывод информации в ВУ |
| AIOWC | 12 | Опережающий сигнал вывода информации в ВУ |
| DT/R | 4 | Направление передачи шинных формирователей |
| DEN | 16 | Включение шинных формирователей |
| ALE | 5 | Фиксация адресного регистра |
| MGE/PDEN | 17 | (При IOB=1) PDEN сигнал включения шинных формирователей (При IOB=0) MGE он управляет считыванием номера ведомого кантроллера прерываний, подлежащего обслуживанию |
Тактирование работы МП БИС (к1810ВМ88) осушествляет генератор тактовых импульсов к1810ГФ84 (i8284) генератор включает схемы формирования тактовых импульсов (OSK,CLK,PCLK), сигнала сброса (RESET) , и сигнала готовности (READY). Условно графическое обозначение показано на рисунке 6.
В описываемом контроллере также применяются микросхемы серии К1533, это ригистры шины адреса ИР22, буфер 1533АП6
у
силивает сигналы шину данных, логические простые 1533ЛЛ1 и ЛЕ1 а также дешифратор адреса выполненый на 1533ИД7.
Ригистры шины адреса 1533ИР22 предназначены для хранения адреса установленного микропроцессором, по управляющему сигналу ALE он появляется каждый машинный цикл. Условнографическое обозначение приведено на рисунке 7.
М
икросхема 1533АП6 восьмиканальный двунаправленный шинный формирователь предназначен для усиления по мощности сигналов шины данных при чтении и записи, показан на рисунке 8.
Микросхема 555ЛЛ1 - 4 логических элемента 2ИЛИ предназначена для формирования сигналов шины управления показана на рисунке 9.
М
икросхема 1533ЛЕ1 - 4 логических элемента 2ИЛИ-НЕ предназначена для формирования сигналов шины управления и дешифратора адреса показана на рисунке 10.
Микросхема 1533ИД7- двоичный дешифратор на восем направлений использован для дешифрации адреса и выбора соответствующей микрасхемы памяти. На рисунке 11 токазано условно графеческое обознечение
Адаптер параллельного интерфейса построен на ИМС КР580ВВ55А, который обеспечивает стробированный и нестробированный ввод/вывод информации по параллельным каналам связи, сбор данных с внешних измерительных устройств и (или) управление исполнительными устройствами.
М
икросхема КР580ВВ55А — программируемое устройство ввода/вывода параллельной информации, применяется в качестве элемента ввода/вывода общего назначения, сопрягающего различные типы периферийных устройств с магистралью данных систем обработки информации. Условное графическое обозначение микросхемы приведено на рис. 12. Назначение выводов приведено в таблице 2.
О
Характеристики ИМС:
Рпотр= 680 мВт:
tвыбор= 110 нс.
бмен информацией между магистралью данных систем и микросхемой КР560ВВ55А осуществляется через 8-разрядный двунаправленный трехстабильный канал данных (D). Для связи с периферийными устройствами используются 24 линии вводам/вывода, сгруппированные в три 8-разрядых канала ВА, ВВ, ВС, направление передачи информации, и режимы работы которых определяются программным способом.
Память программ хранится в постоянном запоминающем устройстве ПЗУ выполненом на ИМС К573РФ8 представляет собой многократное программируемое ПЗУ, выполненное по ЛИЗМОП технологии. Стирание записанной информации производится с помощью ультрафиолетового облучения. Емкость ИМС 573РФ8 составляет 32К*8 бит. Условное графическое обозначение микросхемы приведено на рис. 13.
Промежуточные значения вычислений хранятся в оперативном запоминающем устройстве (ОЗУ) построенном на микросхеме К537РУ17 8К*8 бит. Обозначение микросхемы приведено на рис. 14.
Микросхемы этой серии представляют из себя ОЗУ статического типа т.е. каждый элемент памяти выполнен на тригерах. Микросхема выполнена на МОП транзисторах.
В устройствах памяти на этих микросхемах для снижения потребляемой мощьности следует предусматреть возможнось автоматического переключения на источник с меньшим напряжением для хранения информации достаточно 2,2 вольта. Также может быть предусмотрен дополнительный источник питания для обеспечения автономной работы блока памяти при случайном отключении питания.
2.Разработка принципиальной схемы микроконтроллера
2.1 Разработка процессорного модуля
Микропроцессорное ядро (процессорный модуль, ПМ) самая важная часть микроконтроллера. Для построения процессорного ядра прежде всего решают задачу тактирования МП в 8088 это делают с помощью тактового генератора к1810ГФ4. Кроме этого необходимо произвести демультиплексирование магистрали адрес-данные и формирование шины управления в максимальном режиме с помощью контроллера системной шины.
На рисунке 15 показана схема синхронизации работы процессора и сброса. Сигналы синхронизации формируются из колебаний оснавной частоты кварцевого резонатора ZQ1, подключенного ко входам Х1,Х2, микросхемы, через конденсатор C1 емкостью 3…10 пф. Частота работы процессора 5мгц 
частота кварцевого резонатора = 3F*fраб МП (при использовании к1810ГФ4). Сигнал готовности формируется при наличии на входе хотябы одного из REY1 или 2. Ко входу RES подключена время задающая RC цепочка которая формирует длительность сигнала сброса R=510 кОм,C=1 мКф (минимальная продолжительность сигнала сброс 50мкс).
Максимальный режим работы предназначен для работы ЦП с несколькими МП или сопроцессором для этого на вход микропроцессора MN\MX подается значение логической (1). Организация буферизации шины показана на рисунке 16. Регистры DD 4, DD 5, DD 6, запоминают адрес установленный микропроцессором по приходу сигнала ALE (строб адреса), на вход «строб(STB)» каждого из регистров смотри рисунок 17 “Временные диаграммы работы процессора”. Адрес устанавливается в первом цикле Т1 (выделено см. рис) и сохраняется до канца цикла.
.
Буферный усилитель DD7 усиливает сигналы шины данных в двух направлениях это нужно для обеспечения нормальной работы процессора (из за нагрузочной способности входов МП). Буферный усилитель управляется стробом данных (DEN) МП (контроллер системной шины DD12 в максимальном режиме работы МП), который подается на вход OE микросхемы DD7 в каждом машинном цикле см.(рис 18) и сигналом определяющим направление передачи данных (DT\R) он подается на вход T.
Шина управления формируется с помощью микросхемы DD12. Блок управления работает по таблице истиности (минимальный режим таблица 3). И по таблице в максимальном с помошью контроллера системной шины
Таблица 3. Алгоритм работа схемы управления
| RD | WR | M\IO | MEMR | MEMWR | IO\R | IO\WR |
| 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| 0 | 1 | 1 | 0 | 1 | 1 | 1 |
| 1 | 0 | 1 | 1 | 0 | 1 | 1 |
| 0 | 1 | 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 | 1 | 1 | 0 |
Таблица декодирования сигналов управления системного контроллера.
| S1 | S2 | S3 | Сигнал управления | Тип цикла шины |
| 0 | 0 | 0 | INTA | Подтверждение прерывания |
| 0 | 0 | 1 | IORC | Чтение ВУ |
| 0 | 1 | 0 | IOWC,AIOWC | Запись ВУ |
| 0 | 1 | 1 | ------- | Останов |
| 1 | 0 | 0 | MRDC | Выборка команды |
| 1 | 0 | 1 | MRDC | Чтение ЗУ |
| 1 | 1 | 0 | MWTC,AMWC | Запись ЗУ |
| 1 | 1 | 1 | ------- | Цикла шины нет |
CLK
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
