64075 (589077), страница 5
Текст из файла (страница 5)
Елементи D1, D2 утворять JTAG-Ланцюжок, організований для завантаження елементів у системі. Крім того JTAG, будучи стандартом периферійного сканування, дозволяє здійснювати перевірку (верифікацію) завантаженої конфігурації ПЛИС і конфігураційного ПЗУ. Схема включення даних елементів підкоряється схемі функціонування JTAG-Ланцюжка /3/ (малюнок 3.1).
Малюнок 3.1 - Схема функціонування JTAG-Ланцюжка
Всі резистори схеми функціонування JTAG-Ланцюжка обрані номіналом 1 кому, відповідно до рекомендації фірми ALTERA.
На малюнку 3.2 представлена схема для пасивної послідовної конфігурації.
Малюнок 3.2 - Схема для пасивної послідовної конфігурації
Всі резистори схеми для пасивної послідовної конфігурації (малюнок 3.2) обрані номіналом 1 кому, відповідно до рекомендації фірми ALTERA.
Характеристики висновків лихословити наведені в таблиці 3.2.
Таблиця 3.2 - Перелік характеристик висновків лихословити мікросхеми ПЛИС
| Назва висновку | Тип висновку | Опис |
| MSEL0 MSEL1 | Вхід | Двухбитовый вхід конфігурації. |
| nSTATUS | Двунаправленный, відкритий стік | Мікросхема встановлює логічний "0" на висновку відразу ж після включення живлення й знімає його не пізніше чим через 5 мкс (при використанні конфігураційної мікросхеми вона втримує логічний "0" на висновку nSTATUS протягом 200 мс). Напруга на висновку nSTATUS повинне підтягуватися до напруги VCC за допомогою навантажувального резистора опором1 кому. При виявленні помилки лихословити висновок nSTATUS установлюється ПЛИС у логічний "0". Під час лихословити або ініціалізації установка зовнішньою схемою логічного "0" на висновку nSTATUS не впливає на конфигурируемую ПЛИС. При використанні конфігураційної мікросхеми логічний "0" на висновку nSTATUS викличе спробу конфігурації ПЛИС конфігураційною мікросхемою. |
| nCONFIG | Вхід | Вхід керування конфігурацією. Логічний "0" – скидає конфигурируемую мікросхему. Лихословити починається по позитивному перепаді. При логічному "0" на nCONFIG всі I/ O-Висновки перебувають у третьому стані. |
| DCLK | Вхід | Вхід тактового синхросигнала конфигурируемой ПЛИС від зовнішнього джерела. В PSA або PPA-Схемах лихословити на висновку DCLK повинна бути логічна "1", для виключення невизначеного стану. |
| nCE | Вхід | Вибір мікросхеми рівнем логічного "0". Логічний "0" на висновку nCE вибирає мікросхему для запуску лихословити. Під час лихословити однієї мікросхеми на висновку повинен залишатися логічний "0". Рівень логічного "0" повинен бути на nCE під час конфігурації, ініціалізації й користувальницького режиму |
| nCEO | Вихід | Вихід переходить у логічний "0" послу виконання лихословити. Використовується в схемах з декількома конфигурируемыми мікросхемами. |
| DATA0 | Вхід | Вхід даних. У послідовних режимах лихословити, на висновок DATA0 подаються бітові конфігураційні дані ПЛИС. |
| TDI | Вхід | Висновки JTAG. При використанні цих висновків як користувальницьких I/ O-Висновків, до й під час лихословити, їхні стани повинні зберігатися незмінними. Це необхідно для виключення можливості завантажень випадкових JTAG-Інструкцій. |
| TDO | Вихід | |
| TMS | Вхід | |
| TCK | Вхід | |
| CONF_DONE | Вихід, відкритий стік | Вихід статусу. Може використовуватися для сигналізації того, що мікросхема инициализирована, і перебувати в режимі заданим користувачем. Під час лихословити на висновку CONF_DONE установлюється логічний "0". До й після лихословити, висновок CONF_DONE звільняється й напруга на ньому підтягується |
| до напруги VCC за допомогою зовнішнього навантажувального резистора. До конфігурації CONF_DONE перебуває в третьому стані, тому він підтягується до логічного "1" за допомогою зовнішнього навантажувального резистора. Таким чином, для визначення стану мікросхеми необхідно виявити перехід з логічного "0" у логічну "1". Ця опція встановлюється в САПР QUARTUS II. |
3.2 Контролер обміну з USB каналом
При побудові ПЕС нам необхідно вирішити три завдання:
- режим роботи із зовнішньою пам'яттю, при цьому частина двунаправлених портів уведення висновку стають шинами адреси, шинами даних і сигналами керування. Даний режим нам необхідний для узгодження мікроконтролера із зовнішніми пристроями;
- необхідно погодити контролер з USB інтерфейсом;
- для керуючого контролера необхідно забезпечити завантаження програми у внутрішню Flash-Пам'ять.
Для забезпечення другого й третього перерахувань необхідно застосувати стандартні рішення, запропоновані розроблювачем. Для цього скористаємося схемою, запропонованої в /1/ і представленій на малюнку 3.3.
Так само по третьому перерахуванню необхідно відзначити, що усередині контролера існує два завантажники: користувальницький і апаратний (HBL, Hadware BootLoader). Користувальницький завантажник дозволяє запускати програми, записані на згадку мікроконтролера, а апаратний дозволяє здійснити запис самої програми. У даній схемі перевести контролер у режим програмування (запису програми) можна виконавши наступну послідовність дій:
- відключити прилад від USB-Шини, розімкнувши перемичку Р2 (лінія VREF);
- утримуючи кнопки ДО3 (лінія RESET) і ДО2 (лінія PSEN) підключити прилад до USB-Шини, замкнувши перемичку Р2;
- відпустити кнопку ДО3;
- відпустити кнопку ДО2.
На базі схеми наведеної на малюнку 3.3 одержуємо схему включення контролера представлену на малюнку 3.4. У даній схемі шина адреси, шина дані й керуючі сигнали, необхідні для роботи мікроконтролера із зовнішніми пристроями з'єднані із ПЛИС, а переклад контролера в режим завантаження здійснюється за допомогою перемикача S21.
Малюнок 3.3 - Типова схема включення контролера
Малюнок 3.4 - Схема сполуки для мікроконтролера AT89C5131
3.3 Мікросхема годин реального часу і їхнє живлення
Схема включення мікросхеми годин реального часу наведена на малюнку 3.5. Особливістю даної схеми є паралельне включення чотирьох конденсаторів великої ємності (1 Ф) у ланцюг живлення мікросхеми. Ці конденсатори виконують роль акумулятора.
Акумулятор призначений для забезпечення живлення мікросхеми годин реального часу при відсутності загального живлення. Це необхідно при проведенні автономних літних випробувань для того щоб забезпечити безперебійну роботу годин до моменту остаточної перевірки виробу й початку випробування (включення приладу). Тимчасова діаграма заряду/розряду конденсаторної батареї наведена на малюнку 3.6.
Малюнок 3.6 - Тимчасова діаграма заряду/розряду конденсаторної батареї
При цьому час заряду Тзаряда можна оцінити як
Тзаряда = 3 · t, (3.1)
де t = R · C, (3.2)
а час розряду Тразряда як
, (3.3)
де ?U = (4,5-2,5) B;
I = 10 мА - струм розряду, з урахуванням витоків через діод і висновки мікросхем;
З = 4 Ф - ємність акумуляторів.
3.4 Компонування банків накопичувача
Накопичувач організований на 16 мікросхемах Флеш-Пам'яті K9K49G08U0M, які розділимо на чотири банки, по чотирьох мікросхеми в кожному банку (малюнок 3.7). Це зроблено для того щоб мати можливість усунути часи простою (зайнятості) накопичувача при циклах запису. Всі 16 мікросхем мають загальну шину даних, сигнали запису, читання, запису команд і адреси. Вибірка між мікросхемами здійснюється сигналом Вибору мікросхеми (РЄ). Сигнали R/B (вільний/зайнятий) мікросхем, об'єднаних у банк, з'єднані, отже для аналізу контролеру доступно чотири сигнали вільний/зайнятий (R/B) визначальну зайнятість банків.
Малюнок 3.7 - Структура накопичувача
Така побудова накопичувача з однієї сторони дозволяє робити безперервний запис у нього, а з іншої сторони оптимізує число ліній зв'язку необхідне для його обслуговування.
3.5 Швидка проміжна пам'ять
Швидкісна буферна пам'ять організована на мікросхемі швидкодіючого ОЗУ IDT71V424S15YI. Вона має організацію 512до?8, і дозволяє робити запис із періодом 15 нс. Мікросхема всіма сигнальними висновками підключена до ПЛИС, тому що має зв'язку тільки з її внутрішніми вузлами.
3.6 Вихідні дані на проектування розроблювальної системи
При розробці конструкції необхідно застосувати багатошаровий стеклотекстолит. Габаритні розміри, місця кріплень, розташування рознімань ESQT аналогічно осередку АЦП-079-03. Контакти всіх рознімань не повинні змінитися. Фільтруючі конденсатори розташовувати поблизу висновків мікросхем споживачів. У схемі застосована програмувальна логічна матриця фірми ALTERA.
Висновки елемента IDT71V424S придатні для перестановки наведені в таблиці 3.3. Висновки розділені на дві незалежні групи. Дана перестановка застосовна тільки для цього проекту.
Таблиця 3.3 - Висновки елемента IDT71V424S
| Група | Назва | Висновок | Група | Назва | Висновок |
| 1 | A0 | 1 | 1 | A14 | 24 |
| 1 | A1 | 2 | 1 | A15 | 32 |
| 1 | A2 | 3 | 1 | A16 | 33 |
| 1 | A3 | 4 | 1 | A17 | 34 |
| 1 | A4 | 5 | 1 | A18 | 35 |
| 1 | A5 | 14 | 2 | D0 | 7 |
| 1 | A6 | 15 | 2 | D1 | 8 |
| 1 | A7 | 16 | 2 | D2 | 11 |
| 1 | A8 | 17 | 2 | D3 | 12 |
| 1 | A9 | 18 | 2 | D4 | 25 |
| 1 | A10 | 20 | 2 | D5 | 26 |
| 1 | A11 | 21 | 2 | D6 | 29 |
| 1 | A12 | 22 | 2 | D7 | 30 |
| 1 | A13 | 23 |
Дана система реєстрації даних повинна забезпечувати 2 варіанти підключення:
- перший варіант у складі ИВК-079-03;
- другий варіант у складі незалежного блоку БСИ разом з осередком БСИ-2.
Рознімання Х3, Х4 розташувати на краю осередку. Розташування елементів необхідно погодити з відділом 210.
4. Розробка алгоритму роботи системи
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
