05Глава 4 (558144), страница 5

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 5)

С помощью сигнального редактора можно легко преобразовывать временные диаграммы сигналов целиком или частично, создавая и редактируя узлы и группы. Простыми командами можно создавать файл таблицы ASCII-символов (.tbl) или импортировать файл тестовых векторов в формате ASCII (.vec) для создания файлов тестируемых каналов SCF и сигнального дизайна WDF. Можно также сохранить файл WDF как SCF для проведения тестирования или преобразовать SCF в WDF для использования его в качестве файла проекта.

Сигнальный редактор имеет следующие отличительные черты: можно создать или отредактировать узел, задав его тип; при разработке WDF можно задать тип логики узла, задать значения по умолчанию в логическом узле, а также имя состояния по умолчанию в узле типа цифрового автомата, для упрощения создания тестового вектора можно легко добавить в файл тестируемых каналов SCF несколько узлов или все из информационного файла симулятора (.snf), существующего для полностью откомпилированного проекта, можно объединять от 2 до 256 узлов для создания новой группы (шины) или разгруппировывать объединённые ранее в группу узлы. Можно также объединять группы с другими группами. Значение группы может быть отображено в двоичной, десятичной, шестнадцатеричной или восьмеричной системе счисления с преобразованием или без в код Грэя, можно копировать, вставлять, перемещать или удалять выбранную часть ("интервал") сигнала, а также весь узел или группу. Можно также инвертировать, вставлять, переписывать, повторять, расширять или сжимать интервал сигнала любой длины с любым логический уровнем, тактовым сигналом, последовательностью счёта или именем состояния, задать сетку для выравнивания

переходов между логическими уровнями, в любом месте файла можно вводить комментарии между сигналами, менять масштаб отображения.

Для облегчения тестирования можно сделать наложение любых выходов в текущем файле или наложить второй файл сигнального редактора для сравнения сигналов его узлов и групп с соответствующими сигналами текущего файла.

Поуровневый планировщик (Floorplan Editor) предназначен для назначения ресурсов физических устройств и просмотра результатов разводки, сделанных компилятором. В окне поуровневого планировщика могут быть представлены два типа изображения:

• Device Vjew (Вид устройства) показывает все контакты устройства и их
  функции;

• LAB View (Вид логического структурного блока) показывает внутреннюю
  часть устройства, том числе все логические структурные блоки (LAB) и
  отдельные логические элементы.

После выполнения всех назначений и задания проекта приступают к его компиляции. Сначала компилятор извлекает информацию об иерархических связях между файлами проекта и проверяет проект на простые ошибки ввода описания проекта.

Компилятор применяет разнообразные способы увеличения эффективности проекта и минимизации использования ресурсов устройства. Если проект слишком большой, чтобы быть реализованным в одном устройстве, компилятор может автоматически разбить его на части для реализации в нескольких устройствах того же самого семейства, при этом число соединений между устройствами минимизируется. В файле отчёта (.rpt) затем будет отражено, как проект будет реализован в одном или нескольких устройствах.

Кроме того, компилятор создает программирующие файлы, используемые программатором для программирования одного или нескольких устройств. У разработчика также есть возможность настроить обработку проекта. Например, можно задать стиль логического синтеза проекта по умолчанию и другие параметры логического синтеза в рамках всего проекта, что позволит провести логический синтез в соответствии с вашими потребностями. Кроме того, существует возможность ввести, требования по синхронизации в рамках всего проекта, точно задать разбиение большого проекта на части для реализации в нескольких

устройствах и выбрать варианты параметров устройств, которые будут применены для всего проекта в целом.

Загрузку готового проекта в ПЛИС или конфигурационное ПЗУ выполняют с помощью программатора (Programmer).

7.2 Программирование СБИС ПЛ с использованием программатора

фирмы ALTERA

Программирование ПЛИС семейств МАХ9000, MAX7000S, МАХ7000А, МАХ7000 вне системы осуществляется с использованием программатора, выпускаемого фирмой Altera - Altera Stand Alone Programmer (ASAP2), который содержит:

1. логическую карту программатора - Logic Programmer card (LP6);

2. главный программирующий блок - Master Programming Unit (MPU);

3. адаптер, соответствующего типу корпуса СБИС.

Логическая карта программатора передает информацию о программировании и функциональном тестировании СБИС ПЛ из PC (MAX+PLUSII Programmer) в главный программирующий блок MPU. MPU совместно с адаптером, соответствующим типу корпуса, осуществляет тестирование и проверку запрограммированной микросхемы. Используемые при этом тестовые векторы могут быть созданы в редакторе временных диаграмм MAX+PLUSII Waveform Editor. Кроме того, MPU автоматически проверяет наличие электрических контактов между выводами микросхемы и разъемом адаптера, соответствующего типу корпуса ПЛИС.

Отметим, что СБИС семейств МАХ9000, MAX7000S, MAX 7000A, МАХ7000 обеспечивают внутреннее преобразование 5В питающего напряжения в 12В, требуемые для программирования (репрограммирования) EEPROM ячеек. Во время осуществления процедуры программирования (репрограммирования) выводы СБИС находятся в Z-состоянии.

Характеристики

Список файлов книги