Петров К.С. Радиоматериалы и радиокомпоненты (2003) (1152094), страница 76
Текст из файла (страница 76)
В частности уровни (7О и (Г1 не зависят от нагрузки и остаются такими же, как и в режиме холостого хода. Влияние последующего ЛЭ сводится к увеличению выходной емкости данного ЛЭ. На рис. 8.27, а приведена схема ЛЭ, реализующего логическую функцию ИЛИ вЂ” НЕ. б Рис. 8.27 При подаче на оба входа, х, и хе или на любой из них высокого уровня напряжения (Р оба транзистора, ЧТ, и ЧТ„или один из них открыты, и на выходе устанавливается низкий уровень напряжения У' (логический нуль). Если на обоих входах, х, и хь действует напряжение низкого уровня У', то транзисторы ЧТ, и ЧТ, закрыты, и на выходе устанавливается высокий уровень напряжения У' = Е„,. Таким образом, логический перепад составляет У„= У' — (Р = Е„„.
Логический элемент, схема которого показана на рис. 8,27, б, реализует функцию И вЂ” НЕ. Если хотя бы один из управляющих транзисторов закрыт (ЧТ, или ЧТ,), то есть на одном из входов действует низкий уровень напряжения Р', то на выходе схемы будет высокий уровень напряжения У' Е„„. Схема переключается в другое состояние (низкий уровень напряжения на выходе), только когда на всех входах действуют высокие уровни напряжения Р (транзисторы ЧТ, и ЧТ, открыты). Быстродействие ЛЭ на однотипных МДП-транзисторах, как и аналогичных ключей, ограничивается скоростью перезаряда емкости нагрузки С„, величина которой пропорциональна количеству нагрузочных ЛЭ. Логические элементы на комплементарных МДП-транзисторах Двухвходовая схема ЛЭ на комплементарных МДП-транзисторах (КМДП), реализующая функцию ИЛИ вЂ” НЕ, приведена на рис.
8.28, а. 81З 8.9. Ф нкциональные логические узлы б Рис. 8.28 Действие на входах транзисторов 'ЧТ, и ЧТ, уровня логического нуля Па обусловливает их закрытое состояние, при этом последовательно соединенные нагрузочные транзисторы ЧТ, и УТ, открыты, и на выходе схемы устанавливается напряжение У', Если хотя бы на один из входов поступает сигнал логической единицы У', то открывается соответствующий управляющий транзистор (7Т, или ЪТ,), а связанный с ним нагрузочный транзистор (ЧТз или ЧТ,) закрывается. На выходе схемы устанавливается напряжение У'. В схеме И-НЕ (рис, 8,28, 6) при действии уровня логического нуля Р на входах схемы оба управляю1цих транзистора, ЧТ, и ЪТи закрыты, а нагрузочные транзисторы ЧТ, и ЧТ„открыты, поэтому на выходе схемы будет высокий уровень напряжения Ьл ° Е„„.
Состояние схемы не изменится, если напряжение Уо поступит только на один из входов, так как один из последовательно включенных управляющих транзисторов остается закрытым. При подаче на оба входа высокого уровня напряжения Ьл управляющие транзисторы ЧТ, и УТ, открыты, а нагрузочные ЪТ, и ЧТ4 закрыты, и на выходе схемы устанавливается низкий уровень напряжения (Р. 8.9. Функциональные логические узлы Функциональные логические узлы состоят из простых логических элементов типа И-НЕ или ИЛИ вЂ” НЕ и выполняют более сложные логические операции. Шифраторы Шифратор — это комбинационная логическая схема, преобразующая числа, символы и команды в комбинацию логических нулей и единиц. В большинстве современных ЭВМ каждому символу (числу или команде) соответствует комбинация нз восьми нулей и единиц, называемая байглом (Ьуге).
Такой способ кодирования 414 позволяет закодировать 256 различных символов. Принцип работы шифратора иллюстрирует рис. 8.29, а, где представлена структура шифратора, позволяющая получить 3-разрядный параллельный код, то есть закодировать 8 символов.
Логику рабаты схемы поясняет табл. 8.1. В зависимости от того, на какай вход подан сигнал, на выходе получается вполне определенная кодовая комбинация нулей и единиц. Условное схемное обозначение шифраторов показано на рис. 8.29, б. Х2 Х4 Хе Хо Уг У2 Х4 У1 б Рис.
8.29 Таблица В.х. Логика работы шифратора Сигнал У У 1' Дешифраторы Дергифраторы выполняют операцию, противоположную той, которую делают шифраторы, то есть преобразуют двоичный код в сигнал на одном из выходов. Структурная схема трехвходового дешифратора показана на рис.
8.30, а, а на рис. 8.30, б — его условное схемное обозначение. Допустим, на входы поступает Х Л' Х Х4 Х Л~ Х О О О 1 О О О 1 О 1 1 О О О 1 1 О 1 О 1 1 1 1 1 Глава 8.ааифроаые интегральные микросхемы 416 8.9. Функциональные логические узлы кодовая комбинация 101, соответствующая десятичному числу 5. Эти сигналы поступают на восемь трехвходовых элементов И, на которые также поступают инвертированные сигналы.
Схема построена так, что при любой комбинации нулей и единиц на входе дешифратора лишь только на один элемент И поступают три логические единицы, а на входах остальных будет хотя бы один логический нуль. Поэтому только на пятом выходе появится логическая единица, а на всех остальных будут логические нули. Рис. В.ЗО Сумматоры Суммаворы предназначены для суммирования многоразрядных двоичных чисел, Операция суммирования осуществляется поразрядно с использованием одноразрядных суммирующих схем. В каждом разряде суммирование происходит по правилам: 0 + 0 = О, 0 + 1 = 1, 1+ 0 = 1, 1 + 1 = О.
В последнем случае суммирование двух единиц дает выходное число 10. Появляющаяся при этом единица называется единицей переноса в старший разряд. Схема, осуществляющая суммирование по этим правилам, называется полусумматором (рис. 831, а). Логику ее работы иллюстрирует табл. 8.2. Таблица 6.2. Логика работы полусуииатора Х У л Ь с' Ф Я Р, О О 1 1 О О О О О 1 О 1 О 1 1 О 1 О 1 О 1 О 1 О 1 1 О О О О О 1 417 8.10. Триггеры Таблица Н.З. Логика работы сумматора л, )г Полные сумматоры многоразрядных чисел составляются из одноразрядных сум- маторов.
Результаты суммирования трехразрядных чисел иллюстрируют следу- вшие примеры: 9 1 1 (3) 1 9 9 (4) 1 9 1 (5) Аналогичным образом осуществляется суммирование 8- и 16-разрядных слов 8.10. Триггеры Триггеры наряду с логическими элементами являются основными элементами циф- ровых ИМС. Каждый триггер предназначен для хранения одной единицы инфор- мации — бита Основу триггера составляет кольцо из двух 'инверторов (рис.8.33, а), которое принято обозначать в виде электронной защелки (рис. 8.33, б).
001 002 001 002 б Рис. 9.33 Выход Д называют прямым, а выход Я вЂ” инвертирующим. Электронная защелка может находиться в одном из двух устойчивых состояний: либо Я = О, Я = 1, либо О = 1, Д, = О. Перевод триггерной защелки из одного состояния в другое осуществляется путем воздействия нанес управляющих (информационных) импульсов напряжения, выполняющих функции спускового крючка (курка), откуда и 9 9 1 (1) + 9 1 9 (2) 9 9 1 (1) 9 1 9 (2) 9 1 1 (3) 9 1 1 (3) 41В Глава 8. Цифровые интегральные микросхемы произошел термин «триггер» (сгс88вт — курок). В зависимости от способа управления электронной защелкой различают несколько разновидностей триггеров. йз-триггер В Х5-триггере вместо простых инверторов применены двухвходовые логические элементы типа ИЛИ вЂ” НЕ или И вЂ” НЕ.
На рис. 8.34, а представлена структура, на рис. 8.34, 6 — условное графическое изображение, а на рис. 8.34, в — временная диаграмма работы КБ-триггера, выполненного на элементах ИЛИ вЂ” НЕ. В этой схеме вход Х служит для установки на выходе Я логического нуля, а на выходе Я вЂ” логической единицы. Обозначение Х происходит от английского слова гезес — сброс, Вход 5 служит для установки на выходе Я логической единицы, а на выходе Я вЂ” логического нуля. Обозначение 5 происходит от английского слова вес — установка. Поскольку триггер имеет два управляющих входа, обозначаемых Х и 5, то отсюда произошло название КБ-триггер. КБ-триггер на элементах ИЛИ вЂ” НЕ управляется положительными перепадами управляющих импульсов.
В момент времени с, на выходе Я устанавливается логический нуль (на диаграмме не учтено время задержки переключения триггера). В момент с, действие положительного импульса прекращается, однако триггер сохраняет свое состояние до тех пор, пока на вход 5 не поступит положительный импульс (момент с,), в результате чего на выходе Я установится логическая единица. После прекращения действия этого импульса (момент г,) схема сохраняет свое состояние.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
