Щука А.А. Электроника (2005) (1152091), страница 85
Текст из файла (страница 85)
Они отличаются малой мощностью потребления в статическом режиме (- 10 Вт), высоким быстродействием (-!0 МГц), большой помехоустойчивостью, высокой эффективностью использования источников питания. В ИС на КМОП-транзисторах логи теские операции реализуются также путем последовательного вкшочения входных транзисторов для выполнения функции И вЂ” НЕ или параллельным их включением для реализации функции ИЛИ вЂ” НЕ. На кажлый вход при этом требуются два транзистора. образуюгдих ключевой элемент (рис, 7.16).
а) б) Рнс. 7,16. Логический элемент, реализованный на комппементарных ключах с параллельным йй н последовательным (б) включением логических тРанзисторов Слеттует подчеркнуть закономерность структуры КМОП логических схем, заключвюшу ю. ся а том, что параллельное соединение одного типа транзисторов сопровождается посл ле- 7, Логические элементы интегральных схем 397 доаательным соединением другого типа. Помимо высокой экономичности КМОП, схемы тгмеют малые рабочие напряжения (- 2()з) и высокое быстродействие. у„4.3.
Логические элементы на арсенид-галлиевых транзисторах различают несколько типов логических схем на баАз. Логическое с»елгьг ва полевьи травзистора» с' непасредстивввнылт связямв (НСПТ) обычно используют полеаые арсснид-галлиеаые транзисторы, На рис. 7.!7, а показана базовая схема инаертора с нагрузкой и виде обычного полеаого транзистора с затвором. В аиде нагрузки могут быть использованы полевые транзисторы с затвором, а также резистианая нагрузка.
Если приложить входное напряжение (l,,, к затвору переключающего транзистора меньше порогового значения, то транзистор будет а закрытом состоянии. Выходное напряжение состааит (l„, ж Е,, а) б) Рис. 7.17. Логические элементы иа полевых транзисторах с непосредственными связями; а — инзертор; б — схема, реализующая функцию ИЛИ вЂ” НЕ Когда входное напряжение ((з велико, переключающий транзистор открыааегся, и выходное напряжение Ь'„,,„будет мало. Величина выходного напряжения высокого логического уроаня ограничивается высотой потенциального барьера и системе "диод †затв" г!Т.
Поэтому НСПТ-схемы характеризуются небольшой вели юной напряжений перепада логических сигналов на входе схемы и небольшим запасом помсхоустойчиаосги. ) На рис. 7.17, б приаелена схема логического элемента ИЛИ вЂ” НЕ с коэффициентом объ- единения по входу разным 2. гготчгчвсхггв стель! яа палевы» траггтггстара» с дводипв Шатткгг (дШПТ) состоят из транзистора-формирователя верхнего уровня (ФВу) и транзистора-формирователя нижнего уровня (ФНу') (рис.
7. ! 8). ФВУ играет роль нагрузки, а ФНУ соединяет затвор ключевого транзистора с источником питания отрицательной полярности. Часть )). Микдоэлектдоника Рис. 7.18. Логическая схема ИЛИ на полевых транзисторах с диодами Шогтки Диоды сдвига уровня Оз позволяют снизить напряжение на затворе ключевог'о 'гранзистора Т до величины, обеспечивающей отключение транзистора Т при маюм входном напряжении Г)кп Для увеличения нагрузочной способности логической схемы выхол системы может быть дополнен потоковым повторителелг.
В ДПШГ)Т-схелгах используются нормально открытые ключевые транзисторы. Это позволяет увеличить логический перепад и, соответственно, помехоустойчивость. Лоенческлй злеменгл на лолеоых транзисторах с буферггььзг каскадом (БПТ) представляет собой инвертор статического типа. Другими словами, инверторы БПТ, ДШПТ, н ПСПТ- типов имеют амплитудно-частотную характеристику, аналогичную характеристике фильтра нижних частот. е) Рис. Т.19. Логические элементы с буферными каскадами на полевых транзисторах в — базовая схема инвертарв с потоковым повторителем; б — базовая схема без нсгокавого повторителя ?, Логические элементы интегральнык скеы для работы БПТ-схем требуются два источника питания !рис. 7.19). Базовая схема инвсртора включает логический каскад и каскад формирователя сдвига уровня.
В схемах зтого типа используются ПТШ, работающие в режиме обеднения. Для согласования входных и выходных уровней напряжения необходим сдвиг уровня выходного напряжения, осуществляемый лиодами Шотгки в буферном каскаде (рис, 7.19, а). Число диодов Шоттки определяется напряжениелг отсечки ключевого транзистора Т. Схемы с меньшими напряжениями отсечки содержат меньшее число лиодов сдвига уровня, характеризуются меньшей потребляемой мощностью и меньшей величиной напряжения перепада логических уровней и худшей помехозащищенностью. Если устранить потоковый повторитель, то можно снизить потребление мощности (рис.
7.19, б). Одновременно ухудшаются времена переключения. Логические схемы И вЂ” НЕ, ИЛИ вЂ” НЕ на основе ПТ с длиной затвора 1 мкм имеют время задержки сигнала порядка 1()0 пс при потребляемой мощности 40 мВт. 7.5. Логические элементы на БиКМОП-транзисторах Разработанная технология совлгешения биполярных и КМОП транзисторных структур позволила создать варианты БиКМОП логических устройств. На рис.
7.20, а привелена схема инвертора, реализованная на КМОП и биполярных транзисторах. Транзисторы ?', и 7; формируют КМОП-инвертор с той разницей, что параллельно их каналам включены сопротивления Л, и Л,. Эти сопротивления по величине сопоставимы с сопротивлением каналов транзисторов в открытом состоянии. Выходной каскад сформирован на базе биполярных транзисторов Т, и 7'„змиттерные переходы которых подсоелинены к резисторам. В статическом состоянии токи через транзисторы Т, и Т, и, соответственно, через резисторы Л, и Л, малы, и поэтому транзисторы Т, и Т, закрыл ы. б) а) Рис. 7.20.
Логические злемвнты на БнКМОП транзисторных структурах а — ннвертор; б — схема, реализующая функцию И вЂ” НЕ Часть!1. Микроэлектронике 400 Если на входе Х напряжение низкого логического уровня, то р-канальный транзистор ? открыт. На выходе инвертора будет высокий логический уровень, и конденсатор С„ буде заряжен.
Если на вход лопать высокий логический УРовень, откРоетсх и-канальный тРанзисгоР Т и начнется разрял емкости через резистор йз и эмитгерный переход биполярного транзи стара ?;. Часть разрядного тока откроет транзистор Т4 и будет происходить перезарядка емкости нагрузки. диалогично происходит процесс переключения при изменении входного напряжения о высокого логического уровня к низкому. На рис.
7.20, б приведена схема логического элемента И вЂ” НЕ. На входе зрадиционно расположены последовательно соединенные транзисторы, характерные для схем типа И Транзисторы ?', и Т, комплементарны к ?; и Т, и выполняют роль нагрузочных ревиста. ров, Биполярныс транзисторы Тз и Т, на выходе позволяют усилить сигналы, а также ней тралнзовать влияние емкостной нагрузки. Именно емкостная нагрузка является фактором ограничения быстродействия К1н1ОП-структур 7.6.
Сравнительный анализ логических элементов Логические элементы характеризуются конкретным набором параметров, определяющих целесообразность их применения в определенных схемах. Приведем далее основные параметры, которые помогают выбрать тот или иной тип логического элеменга для реализации определенной задачи. Средняя патрвбляелгая.иагйнасть Р„,„, опрелеляется как Р„„„= (Р„„„, -'- Р„,„;д ? 2, О где Р„, и Р„,„„— мощности потребляемые логическим элементом в состоянии логического нуля и логической единицы, соответственно. Среднее время задержки снгнала г„з определяется как ~ — О О 1 где г,,з и г„— время задержки между фронтами выходного и входного сигналов при перехоле из состояния логической единицы в логический нуль, и наоборот.
В табл. 7,1 приведен сравнительный анализ параметров рассмотренных логических эле ментов. Срег)няя рабапт переключения Ин,— определяется как произведение средней мошносг" переключения ца среднюю продолжительность одного переключения. Этот параметр "" Ракзеризует экономичность и быстродействие логического элемента. уменьшение этого ключевого параметра позволяет судить о прогрессе в технологии и схемотехнике инте грвльных схем, Этот параметр называют фактором качества.
'1 аким образом, в зависимости от выходных параметров интегральной схемы можно в выбрать нужные элементы по основным характеристикам: Р„„„„з„н И?,з,. На диаграмме, показанной на рис. 7.21, привелена зависимость времени задержки -и от мощности рассеяния для микросхем различных типов. Видно, что наиболее перспективными по фактору качества являются арсенил-галлиса евые схемы.
т. Логические элементы интегральных схем 40! Таблигга 7.1 то е В щ о,т о,от о,от тоо о,т т то Мощность иа логический епеиеит, мат Рис. 7.21. Зависимость времени задержки от мощности рассеяния для различных типов микросхем Задачи и упражнения В упражнениях 7.!- — 7.6 соберите схемы логических элементов в программе Е1есггоп1са 'ттот1сбепсЬ и проверьте соответствующие таблицы истинности: 7. Логические элементы интегральных схем 403 [7.6.] В упражнениях 7.7 — 7.! ! соберите схемы логических элементов в программе Е!ее!топ!ся %от!сЬепс!т и составьте соответствующие таблицы истинности: К Логические элементы интегральных схем 9, Что такое передаточная характеристика логической схемы? 1О.
Что такое логическая ИС комбинационного типа? 11. Как работает логическая ячейка типа И Л? Какую логическую функцшо опа выполияег? 12. Как работает логическая ячейка типа ДТЛ? Какую логическую функцшо она выполняет? 13. Как рабглает логическая ячейка типа "1'ТЛ? Какую логическую функцию она выполняетэ 14.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
