Э. Таненбаум - Архитектура компьютера (1127755), страница 52
Текст из файла (страница 52)
Например, популярная шина РС1 работает с частотой 33 МГц или 66 МГц. О причинах такой низкой скорости современных шин уже рассказывалось: к ним можно отнести такие технические проблемы, как перекос шины и необходимость совместимости. В нашем примере мы предполагаем, что считывание информации из памяти занимает 15 нс с момента установки адреса. Как мы скоро увидим, понадобится три цикла шины, чтобы считать одно слово. Первый цикл начинается на фронте отрезка Ть а третий заканчиваегся на фронте отрезка Ть как показано на рис. 3.35. Отметим, что ни один из фронтов и спадов не нарисован вертикальным, потому что ни один электрический сигнал не может изменять свое значение за нулевое время.
В пашем примере мы предполагаем, что для изменения сигнала требуется 1 нс. Генератор и линии адреса и данных, а также линии МКЩ, КО, Ъ'А1Т показаны в том же масштабе времени. Начало Т, определяется фронтом генератора. За время Т, центральный процессор помещает адрес нужного слово на адресные линии.
Поскольку адрес представляет собой не одно значение (в отличие от генератора), мы не можем 208 Глава 3. Цифровой логический уровень показать его в виде одной линии на схеме. Вместо этого мы показали его в виде двух линий с пересечениями там, где этот адрес меняется. Серый цвет на схеме показывает, что в этот момент не важно, какое значение принял сигнал. Используя то же соглашение, мы видим, что содержание линий данных не имеет значения до отрезка Тз. Ф Адрес Данные УЧА!Т Время Рис. 3.35. Временная диаграмма процесса считывания нв синхронной шине После того как у адресных линий появляется возможность приобрести новое значение, устанавливаются сигналы МКЕЯ и йЭ.
Первый указывает, что осуществляется доступ к памяти, а не к устройству ввода-вывода, а второй — что осуществляется чтение, а не запись. Поскольку после установки адреса считывание информации из памяти занимает 15 нс (часть первого цикла), память не может передать требуемые данные за период Т,. Чтобы центральный процессор не ожидал поступления данных, память устанавливает сигнал 1~тгА1Т в начале отрезка Ть Это означает ввод периодов ожидания (дополнительных циклов шины) до тех пор, пока память не сбросит сигнал ЪЪ'А1Т. В нашем примере вводится один период ожидания (Тт), поскольку память работает слишком медленно.
В начале отрезка Тз, когда есть уверенность в том, что память получит данные в течение текущего цикла, сигнал ЪгА1Т сбрасывается. Во время первой половины отрезка Тз память помещает данные на информационные линии. На спаде отрезка Тз центральный процессор стробирует (то есть считывает) информационные линии, сохраняя их значения во внутреннем регистре. Считав данные, центральный процессор сбрасывает сигналы МКЕЯ и ЫЭ. В случае необходимости на следующем фронте может начаться еще один цикл памяти.
Эта последовательность может повторяться бесконечно. Микросхемы процессоров и шины 209 Далее проясняется значение восьми символов на временной диаграмме (см. рис. 3.35) — они перечислены в табл. 3.4. Т„р, например, — это временной интервал между фронтом Т1 и установкой адресных линий. В соответствии с требованиями синхронизации Тло < 4 нс. Это значит, что производитель процессора гарантирует, что во время любого цикла считывания центральный процессор сможет выдать требуемый адрес в пределах 11 нс от середины фронта Те Таблица 3.4.
Некоторые временные характеристики процесса считывания на синхронной шине Минимум Максимум Единицы измерения Символ Значение Задержка выдачи адреса т„ нс Промежуток между стабилизацией 2 адреса и установкой сигнала МВЕО тмг нс Промежуток между спадом синхронизирующего сигнала е цикле Т, и установкой сигнала МВЕО "м нс Промежуток между спадом синхронизирующего сигнала в цикле Т, и установкой сигнала В0 т„ нс Период передачи данных до спада 2 сннхронизирующего сигнала т нс Тмн Промежуток между спадом синхронизирующего сигнала а цикле Тз и сбросом сигнала МВЕО нс Промежуток между спадом синхронизирующего сигнала в цикле Тз и сбросом сигнала В0 Тлн нс Период продолжения передачи данных О с момента сброса сигнала В0 тон нс Условия синхронизации также требуют, чтобы данные поступали на информационные линии по крайней мере за 2 нс (Тоз) до спада Тэ, чтобы дать данным время установиться до того, как процессор начнет их стробировать.
Сочетание ограничений на Тхо и Тоз означает, что в худшем случае в распоряжении памяти будет только 25 — 4 — 2 = 19 нс с момента появления адреса и до момента, когда нужно выдавать данные. Поскольку достаточно 10 нс, память даже в самом худшем случае может всегда ответить за период Тз. Если памяти для считывания требуется 20 нс, то необходимо ввести второй период ожидания, и тогда память ответит в течение Те Требования синхронизации гарантируют, что адрес будет установлен по крайней мере за 2 нс до того, как появится сигнал МКЕО. Это время может быть важно в том случае, если МКЕЯ инициирует выбор элемента памяти, поскольку некоторые типы памяти требуют определенного времени на установку адреса до выбора элемента памяти.
Ясно, что разработчику системы не следует выбирать микросхему памяти, которой нужно 3 нс на установку. 210 Глава 3. Цифровой логический уровень Ограничения на Тм и Тк„означают, что сигналы МКЕЯ и КР будут установлены в пределах 3 нс от спада Тн В худшем случае у микросхемы памяти после установки сигналов МКЕЯ и КР останется всего 10 + 10 — 3 — 2 = 15 нс на передачу данных по шине. Это ограничение вводится дополнительно по отношению к интервалу в 15 нс и не зависит от него. Интервалы Ткн» и Тан определяют, сколько времени требуется на отмену сигналов МКЕЯ и КР после того, как данные стробированы. Наконец, интервал Тон определяет, сколько времени память должна держать данные на шине после снятия сигнала КР.
В нашем примере при данном процессоре память может удалить данные с шины, как только сбрасывается сигнал КР; в случае других процессоров данные могут сохраняться еще некоторое время. Необходимо подчеркнуть, что наш пример представляет собой весьма упрощенную версию реальных временных ограничений. В действительности таких ограничений гораздо больше. Тем не менее этот пример наглядно демонстрирует, как работает синхронная шина. Отметим, что сигналы управления могут задаваться низким или высоким напряжением. Что является более удобным в каждом конкретном случае, должен решать разработчик, хотя, по существу, выбор произволен. Такую свободу выбора можно назвать «аппаратным» аналогом ситуации, при которой программист может представить свободные дисковые блоки в битовом отображении как в виде нулей, так и в виде единиц.
Асинхронные шины Хотя использовать синхронные шины благодаря дискретным временным интервалам достаточно удобно, здесь все же есть некоторые проблемы. Например, если процессор и память способны закончить передачу за 3,1 цикла, они вынуждены продлить ее до 4,0 циклов, поскольку неполные циклы запрещены. Еше хуже то, что если однажды был выбран определенный цикл шины и в соответствии с ним разработана память и карты ввода-вывода, то в будущем трудно делать технологические усовершенствования. Например, предположим, что через несколько лет после выпуска системы, изображенной на рис.
3.35, появилась новая память с временем доступа не 15, а 8 нс. Это время позволяет избавиться от периода ожидания и увеличить скорость работы машины. А теперь представим, что появилась память с временем доступа 4 нс. При этом улучшения производительности уже не будет, поскольку в данной разработке минимальное время чтения — 2 цикла.
Если синхронная шина соединяет ряд устройств, одни из которых работают быстро, а другие — медленно, шина подстраивается под самое медленное устройство, а более быстрые не могут использовать свой потенциал полностью. По этой причине были разработаны асинхронные шины, то есть шины без задающего генератора (рис. 3.36). Здесь ничего не привязывается к генератору. Когда задаюшее устройство устанавливает адрес, сигнал МКЕЯ, КР или любой другой требуемый сигнал, оно выдает специальный синхронизирующий сигнал М5УХ (Маз1ег ЯУХсЬгоп(ханоп). Когда подчиненное устройство получает этот сигнал, оно начинает выполнять свою работу настолько быстро, насколько это возможно. Когда работа заканчивается, подчиненное устройство выдает сигнал 55УН (51аче 8У1чс)1гошханоп).
Микросхемы процессоров и шины 211 Адрес мика Данные Рис. 3.36. Работа асинхронной шины Сигнал 33УХ означает для задающего устройства, что данные доступны. Оно фиксирует их, а затем сбрасывает адресные линии вместе с сигналами МЕЕЯ, ттР и ММУХ. Сброс сигнала ММУХ означает для подчиненного устройства, что цикл закончен, поэтому устройство сбрасывает сигнал ЯЯУХ, и все возвращается к первоначальному состоянию, когда все сигналы сброшены.
Стрелочки на временных диаграммах асинхронных шин (а иногда и синхронных шин) показывают причину и следствие какого-либо действия (см. рис. 3.36). Установка сигнала ММУХ приводит к включению информационных линий, а также к установке сигнала ЯЯУХ. Установка сигнала ЗАТУХ, в свою очередь, вызывает отключение адресных линий, а также линий МЕЕ(1, К0 и ММУХ. Наконец, сброс сигнала ММУХ вызывает сброс сигнала ЯБУХ, и на этом процесс считывания заканчивается.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
