К. Касперски - Техника оптимизации программ, Эффективное использование памяти (1127752), страница 55
Текст из файла (страница 55)
2. Если модифицируемая ячейка отсутствует в кэш-памяти первого уровня, она, при наличии хотя бы одного свободного буфера записи, попадает туда. Это так же занимает всего один такт, причем, максимальное количество параллельно записываемых ячеек определяется количеством портов, имеющихся в "распоряжении" у буферов записи (например, процессоры АМ0 К5 и Аг()1оп содержат только один такой порт). 3. Если модифицируемая ячейка отсутствует в кэш-памяти первою уровня и ни одного свободного буфера записи нет, то процессор самостоятельно г74 Глава 3 загружает соответствующую копию данных в кэш первого уровня, после чего переходит к пункту !.
В зависимости от ряда обстоятельств загрузка данных занимает от десятков до сотен (а то и десятков тысяч!) тактов процессора, поэтому таких ситуаций по возможности следует избегать. Ы-Саспе. Кэш первого уровня размещается непосредственно на кристалле процессора и реализуется на базе двухпортовой статической памяти. Он состоит из двух независимых банков сверхоперативной памяти, каждый из которых управляется "своим" кэш-контроллером. Один кэширует машинные инструкции, другой — обрабатываемые ими данные. В краткой технической спецификации процессора обычно указывается суммарный объем кэшпамяти первого уровня, что приводит к некоторой неопределенности, т.
к. емкости кэша инструкций и каша данных необязательно должны быть равны (а на последних процессорах они и не равны). Каждый банк кэш первого уровня помимо собственно данных и инструкций содержит и буфера ассоциативной трансляции (ТЕВ) страниц данных и страниц кода соответственно. Под буферы ассоциативной трансляции отводятся фиксированные линейки каша, и занимаемое ими пространство "официально" исключено из емкости кэш-памяти. Таким образом, если в спецификации сказано, что на пропессоре установлен 8-килобайтовый кэш данных, — все эти 8 Кбайт непосредственно доступны лля кэширования данных, а реальная емкость кэш-памяти в действительности же превосходит 8 Кбайт. Буферы записи. Если честно, то у автора нет полной ясности, где конкретно в кэш-иерархии расположены буферы записи. На блок-диаграммах процессоров !пге! Реп!!цп1 и АМ0 Аг!з!оп, приведенных в документации, они вообще отсутствуют, а в 5 9.! '1ХТЕК!9АЕ САСНЕ8, Т1ВБ, АНР В()РРЕВ8" главы "МЕМОКУ САСНЕ СОХТВОЕ" руководства по системному программированию от фирмы !пге! буферы записи изображены чисто условно и явно не в том месте, где им положено быть (1ще! пишет, что "буферы записи связны с исполнительным блоком процессора", а на рисунке подсоединяет их к блоку интерфейсов с шиной — с каких это пор последний стал "вычислительным устройством"?!).
Проанализировав всю документированную инфорлшцию, так или иначе касающуюся буферов, и основываясь на результатах собственных экспериментов, автор склоняется к мысли, что буферы записи напрямую связаны как минимум с Буфером упорядоченной записи (РОВ ЪУЬ), Блоком интерфейса с памятью (М!()) и Блоком интерфейсов с шиной (ВШ). А на К5 (Кб/А!!1!оп) Буферы записи связаны еще с кэш-памятью первого уровня, Но, так или иначе, Буферы записи позволяют на некоторое время откладывать фактическую запись в кэш- и/или основную память, осуществляя эту операцию по мере освобождения кэш-контроллера, внутренней или систем- Кэш 275 ной шины, что ликвидирует целый ряд задержек и тем самым увеличивает производительность процессора.
Блок интерфейсов с памятью (МП)). Блок интерфейсов с памятью представляет собой одно из исполнительных устройств процессора и функционально состоит из двух компонентов: устройства чтения памяти и устройства записи памяти. Устройство чтения соединено с буферами записи и кэшем первого уровня. Если требуемая ячейка памяти присутствует хотя бы в одном из этих устройств„то на ее чтение расходуется всего один такт.
Причем независимо от типа обрабатываемых данных, вся кэш-линейка загружается целиком. Хотя 1пге1 и АМП умалчивают об этой детали, она легко обнаруживается экспериментально. Действительно, имея всего одно устройство для работы с памятью, процессоры Реп!(цщ и АМ0 Агп!оп ухитряются выполнять несколько инструкций чтения памяти за каждый такт, правда при условии, что данные выровнены по границе четырех байт и находятся в одной кэш-линейке. Отсюда следует, что шина, связывающая МП) и 1.1- Сасне, должна быть как минимум 256-битовой, что, учитывая близость кэшпамяти первого уровня к ядру процессора, можно реализовать без особых затрат и труда.
Устройство записи памяти соединено с Блоком упорядоченной записи (ВОВ %Ь), уже рассмотренным ранее. Блок интерфейсов с шиной. Блок интерфейсов с шиной (ВШ) является единственным звеном, связующим процессор с внешним миром, эдакое своеобразное "окно в Европу". Сюда стекается все информация, вытесняемая из Буферов записи и кэш-памяти первого уровня, сюда же поступают запросы за загрузку данных и машинных команд от кэша данных и каша команд соответственно. Со стороны "Европы" к Блоку интерфейсов с шиной примыкает кэш-память второго уровня и основная оперативная память. Понятно, что от поворотливости блока В1() зависит быстродействие всей системы в целом.
Кэш второго уровня. В зависимости от конструктивных особенностей процессора кэш второго уровня может размещаться либо непосредственно на самом кристалле, либо монтироваться на отдельной плате вне его. Однокристальная ('Оп Ие) реализация обладает практически неограниченным быстродействием, — поскольку длины проводников, соединяющих кэш второго уровня с Блоком интерфейсов с шиной, относительно невелики, кэш свободно работает на полной процессорной частозе, а разрядность его шины в процессорах Р-П1 и Р-4 достигает 256 бит.
С другой стороны, такое решение значительно увеличивает площадь кристалла, а значит и его себестоимость (процент брака с увеличением площади кристалла растет экспоненциально). гув Глава 3 Тем не менее, благодаря совершенству производственных технологий (и не в последнюю очередь — жесточайшей конкурентной борьбе) — интегрированным кэшем второго уровня обладают все современные процессоры. Двойная независимая шина (1)1 — Т)иа! 1пс1ерепс1епг Вца).
Для увеличения производительности системы кэш второго уровня "общается" с блоком ВШ через свою собственную локальную шину, что значительно сокращает нагрузку, выпадающую на долю РЯВ. В силу геометрической близости кэша второго уровня к процессорному ядру длина локальной шины относительно невелика, а потому она может работать на значительно более высоких тактовых частотах, чем системная шина. Разрядность локальной шины долгое время оставалась равной разрядности системной шины и составляла 64 бита. Впервые эта традиция нарушилась лишь с выходом Репйшп-1П Соррегпйпе, оснащенным 256-битовой локальной шиной, позволяющей загружать целую 32-байтовую кэш-линейку всего за один такт! Это фактически уравняло кэш первого и кэш второго уровня в правах! (см.
разд. "Особенности кэис-подсистемы процессоров Р-!! и Р-И!" этой главы). К сожалению, процессоры АМ() Аг)з!оп не могут похвастаться шириной своей шины. Архитектура двойной независимой шины значительно снижает нагрузку на РЯВ (Ргопг БЫе Вцв), т. к. большая часть запросов к памяти обрабатывается локально. По статистике коэффициент загрузки системной шины в однопроцессорных рабочих станциях составляет порядка 10% от ее максимальной пропускной способности, а остальные 90% запросов ложатся на локальную шину.
Даже в четырехпроцессорном сервере нагрузка на системную шину не превышает 60%, создавая тем самым обманчивую видимость, что производительность системной шины перестает быть самым узким местом системы, ограничивающим ее производительность. Несмотря на то, что статистика не лжет, интерпретация казалось бы самоочевидных фактов, мягко говоря, не совсем соответствует действительности. Низкая загрузка системной шины объясняется высокой латентностью основной оперативной памяти, приводящей к тому, что по меньшей мере половину времени шина тратит не на передачу, а на ожидание выполнения запроса.
Помните как в анекдоте: "Почему у вас нет черной икры? — Да потому что спроса нет!" К счастью, в старших моделях процессоров появились команды предвыборки, позволяющие предотвратить латентность и разогнать шину на всю мощь (см. также раэд. 77ланирование дистанции предвыборки" этой главы).
Далее на рис. 3.16, 3.17 показаны блок-схема кэш-памяти процессоров семейства 1пге! и реализация кэш-памяти на примере процессора 1пге! Репйшп-1П Соррегшаш. Кэш Рис. 3.16. Блок-схема подсистемы кэш-памяти процессоров семейства !п!е! Рб Рис. 3.17. Физическое воплощение подсистемы кэш-памяти на примере процессора !и!е! Реп!!оп!-!!! Сорреппа!и гув Глава 3 Архитектура и характеристики кзш-памяти современных микропроцессоров Перечислять технические характеристики кзш-памяти всех современных микропроцессоров — занятие неблагодарное, однако крайне необходимое! Ведь код, оптимальный для одного процессора, может оказаться крайне неоптимальным для другого! Важнейшей характеристикой является размер каша первого уровня.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
