К. Хамахер, З. Вранешич, С. Заки - Организация ЭВМ - 5-е издание (2003) (1114649), страница 75
Текст из файла (страница 75)
Пока оно использует шину, устройство 3 активизирует свой выходной сигнал ВК. Создайте временную диаграмму, показывающую, как устройство 3 становится хозяином шины, после того как ее освобождает устройство 1. 4.22. Обратимся к схеме арбитража шины, показанной на рис. 4.20. Предположим что процессор удерживает сигнал ВЬ1 активным, пока активен сигнал ВК Когда устройство 1 запрашивает шину, оно становится ее хозяином только после перехода от низкого к высокому уровню сигнала на входе ВС1.
а) Предположим, что устройства могут активизировать сигнал ВК в любое время. Приведите последовательность событий, показывающую, что система может оказаться в состоянии взаимоблокировки, когда одно или несколько устройств запрашивают шину, шина свободна, но ни одно устройство не может стать ее хозяином. б) Предложите правило поведения устройств, предотвращающее взаимо- блокировки. 4.23. На рис. У4.1 приведена гирляпдная схема, в которой сигнал запроса шины возвращается обратно в виде сигнала для ее предоставления.
Предположим, что устройство 3 запрашивает шину и начинает ее использовать. Закончив работу, оно снимает сигнал ВКЗ. Предположим, что время задержки при прохождении сигнала от узла ВС1 к узлу ВО(1+1) любого устройства равно Ы. Покажите, что ложный сигнал предоставления шины будет возвращаться от устройства 3 (ложным он будет потому, что не является ответом ни на один запрос). Оцените ширину данного импульса. Рис. У4.1.
Децентрализованная схема предоставления шины После того как устройство 3 в упражнении 4.23 освободит шину, ее вскоре одновременно запросят устройства 1 и 5. Обьясните, каким образом онн оба получат управление шиной. 4.24. Упражнения 323 4.25 Обратимся к схеме арбитража, приведенной на рис. 4.20. Предположим что локальный сигнал ВПБКЕЯ в интерфейсной схеме устройства равен 1, когда устройству требуется шина. Разработайте часть интерфейсной схемы, с входами ВПЯКЕО В81, ВВ5 г' и выходами ВК ВО(рь1), ВВ5Ъ'. 4.26.
Рассмотрим арбитражную схему, приведенную на рис. 4.22. Предположим, что код приоритета устройства хранится в интерфейсной схеме регистра. Разработайте схему для реализации такого арбитражного алгоритма. Арбитраж должен начинаться с активизации сигнала 51агг-АгЫгайоп. Чуть позже арбитражная схема, выигравшая цикл арбитража, должна активизировать выход, называемый Жшпег. 4.27.
Как изменится показанная на рис. 4.26 временная диаграмма, если будет увеличено расстояние между процессором и устройством ввода-вывода? А как это увеличение отразится на схеме, представленной на рис. 4.24? 4.28. На промышленных предприятиях используются сенсоры для мониторинга температуры, давления и других факторов.
Выход каждого сеисора состоит из ключа ОМ/ОРР. Восемь таких сенсоров должны быть подключены к шине небольшого компьютера. Разработайте такой интерфейс, чтобы состояние всех восьми ключей можно было одновременно прочитать в один байт по адресу РЕ10,з. Предполагается, что шина работает в синхронном режиме и что для нее используется тактовая схема, показанная на рис. 4,24. 4.29. Разработайте интерфейс для подключения 7-сегментного индикатора к син- хронной шине в качестве выходного устройства. (Схема 7-сегментного ин- дикатора приведена на рис.
А.37 в приложении А.) 4.30. Добавьте в интерфейс, приведенный на рис. 4.29, функцию прерываний Покажите, как добавить бит разрешения прерываний, который может устанавливаться и очищаться процессором как разряд 6 регистра состояния интерфейса. Когда прерывания разрешены и входные данные доступны для чтения процессором, интерфейс должен активизировать линию запроса прерывания 1ХТК. 4.31. Для шины процессора используется схема с несколькими тактами, описан ная в разделе 4.5.1. Быстродействие модуля памяти таково, что операция чтения может быть представлена временной диаграммой, приведенной на рис. 4.25.
Разработайте интерфейсную схему для подключения такого модуля памяти к шине. 4.32. Давайте рассмотрим операцию записи данных через шину, описанную в раз деле 4.5.1. Предположим, что процессор может передать адрес и данные на первом такте транзакции шины. Для сохранения данных в памяти потребуется два такта. а) Может ли шина в течение этого времени использоваться для других транзакций7 б) Можно ли в этом случае обойтись без ответных сигналов из памяти? (Подсказка; внимательно проанализируйте ситуацию, когда процессор пытается выполнить другую операцию записи в этот же модуль памяти, в то время как этот модуль занят выполнением предыдущего запроса.
Объясните, как нужно поступать в подобной ситуации.) 324 Глава 4. Ввод-вывод 4.33. На рис. 4.24-4.26 продемонстрированы три разных подхода к разработке шины. Что произойдет в каждом из этих случаев, если адресуемое устройство не ответит из-за сбоев в функционировании? Какие это вызовет проблемы и как их можно будет разрешить? 4.34. В случае временной диаграммы, приведенной на рис. 4.25, процессор сохраняет на шине адрес до тех пор, пока не получит от устройства ответ. Необходимо ли это? Какие дополнения потребуются со стороны устройства, ег; ли процессор будет сохранять адрес активным лишь в течение одного такта? 4.35 Рассмотрим синхронную шину, работающую в соответствии с временной диаграммой, приведенной на рис. 4.24.
Переданный процессором адрес появляется на шине через 4 нс. Время задержки на распространение сигнала по проводам шины между процессором и различными устройствами варьируется от 1 до 5 нс, декодирование адреса занимает 6 нс, а еще от 5 до 10 нс у адресного устройства уходит на помещение на шину запрошенных данных. На установку входного буфера требуется 3 нс. Какова максимальная тактовая частота, на которой может работать эта шина? 4.36. Время, необходимое для полной пересылки данных по шине, которая представлена на рис. 4.26, варьируется в зависимости от задержек. Рассмотрим шину с теми же параметрами, что указаны в упражнении 4.35.
Какова максимальная и минимальная длительность цикла шины? Глава 5 Система памяти + Базовые схемы памяти + Организация основной памяти + Концепция кэш-памяти + Виртуальная память + Магнитные и оптические диски, магнитные ленты Программы и обрабатываемые ими данные хранятся, как известно, в памяти компьютера. В этой главе мы поговорим о том, как функционирует эта жизненно важная часть компьютерной системы. Читатель уже знает, что скорость выполнения программ напрямую зависит от скорости передачи данных между процессором и памятью и что для выполнения больших программ, обрабатывающих огромные массивы данных, необходима память очень большого объема.
В идеале память должна быть быстрой, большой и недорогой. Однако удовлетворить всем трем требованиям одновременно, к сожалению, невозможно. Чем больше память и чем быстрее она работает, тем дороже она стоит. Поэтому проектировщики компьютерных систем трудятся над разработкой и усовершенствованием технологий, позволяющих создавать для компьютера видимость большой и быстрой памяти. Мы начнем эту главу с рассказа о наиболее распространенных компонентах и структурах, используемых для реализации памяти, а затем поговорим о быстродействии памяти и о том, как ее можно увеличить за счет кэширования. Далее речь пойдет о концепции виртуальной памяти, позволяющей представить память, как ее видит процессор, то есть большей, чем на самом деле.
А напоследок мы расскажем вам о вторичных запоминающих устройствах, емкость которых значительно больше емкости основной памяти. 5.1. Базовые концепции Максимальный размер памяти, который может использоваться компьютером, определяется его системой адресации. К примеру, 16-разрядный компьютер, генерирующий 16-разрядные адреса, может иметь память объемом до 2гв - 64 Кбайт адресуемых единиц хранения, компьютер, команды которого генерируют 32-разрядные адреса, может использовать память объемом до 2з~ - 4 Гбайт адресуемых единиц, а для компьютеров с 40-разрядными адресами доступная намять объемом 326 Глава 5.
Система памяти до 2з~ - 1 Тбайт адресуемых единиц, Количество адресуемых единиц памяти определяет размер ее адресного пространства. Большинство современных компьютеров, как вы знаете, адресуют память побайтово. На рис. 2.7 показано возможное назначение адресов в 32-разрядном компьютере с байтовой адресацией. При этом в процессорах 1пге1 используется прямой порядок байтов, а в процессоре 68000 — обратный. Архитектура процессора АКМ позволяет использовать обе схемы.
С точки зрения структуры памяти между этими схемами нет существенных различий. Обычно память разрабатывается с учетом того, что данные извлекаются и считываются не байтами, а словами. Само понятие длины слова чаще всего определяется как количество битов, сохраняемых или считываемых за одно обращение к памяти. Возьмем, к примеру, компьютер с байтовой адресацией, команды которого генерируют 32-разрядные адреса.
Когда процессор генерирует 32-разрядный адрес основной памяти, старшие 30 разрядов определяют слово, к которому производится доступ. Если задано и количество байтов, два младших разряда определяют его положение в слове. В байтовой операции чтения из памяти могут быть извлечены и другие байты, но они игнорируются процессором. Если же выполняется байтовая операция записи, управляющие схемы памяти должны гарантировать, что остальные байты слова останутся неизменными. Современные схемы реализации компьютерной памяти довольно сложны. Чтобы упростить для вас процесс знакомства со структурами памяти, мы сначала обсудим традиционную архитектуру, и только после этого перейдем к современным подходам и технологиям.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
