Соколов Ю.П. Микроконтроллеры семейства MCS-51 (2002) (1095895), страница 5
Текст из файла (страница 5)
При EA =0 доступ к внутренней памяти запрещается, и микроконтроллер обращается только __к внешней памяти, адрес которой начинается с 0000h (рис. 11,а). При EA = 1 адресное пространство внешнейпамяти программ являетсяпродолжениемадресногоFFFFFFFFВНЕШНЯЯВНЕШНЯЯпространствавнутреннейПАМЯТЬПАМЯТЬПРОГРАММПРОГРАММпамяти программ (рис. 11,б).Обращение к внешней паCSEGCSEGмяти происходит автоматиEA = 0EA = 11000чески всякий раз при пре0FFF ВНУТРЕННЯЯвышении текущим адресомВНУТРЕННЯЯПАМЯТЬПАМЯТЬмаксимального адреса внутПРОГРАММПРОГРАММренней памяти (0FFFh дляЗАПРЕЩЕНАCSEGобъема 4 Кбайт). По этой00000000причине внутренняя и внешабняя память программ представляют собой единое лиРис.
11нейное пространство.В начале CSEG расположена таблица векторов прерывания. Каждому источнику прерываниясоответствует свой адрес ячейки памяти (вектор прерывания). Он загружается в программный счетчик PC при обслуживании прерывания.Микроконтроллеры базовой конфигурации имеют стартовый адрес ипять векторов прерывания:RESET0000hСтартовый адрес при сбросе микроконтроллера.EXTI00003hВнешнее прерывание 0.TIMER0 000BhПрерывание таймера/счетчика 0.EXTI10013hВнешнее прерывание 1.TIMER1 001BhПрерывание таймера/счетчика 1.SINT0023hПрерывание последовательного порта.212.2.4. Внешняя память программ и данныхСхема включения внешних CSEG и XSEG показана на рис.12.
Онасодержит 8-разрядный параллельный регистр DD1 на одноступенчатыхтриггерах с прямым потенциальным управлением, внешние ПЗУ DD2(CSEG) и ОЗУ DD3 (XSEG). Внешняя 8-разрядная (D[7...0]) шина данных ШД формируется из линий порта Р0. Младший байт адреса постробу ALE фиксируется в регистре DD1 и вместе со старшим байтом,выдаваемым портом Р2, образует 16-разрядную шину адреса ША(рис. 13).MK8P0DD1D RGALEP2PSENWRRDC8A[15...8]16A[7...0]/D[7...0]8ШДA[15...0]16ШАDD2DD3CSEGXSEGEROMERAMA[15...0]D[7...0]A[15...0]DIO[7...0]RDWRRDРис.
12_____При низком уровне сигнала PSEN выполняется чтение команды изCSEG, а при высоком - выходы DO[7...0] (Data Output) должны перейтив третье состояние (рис. 6,б).___Низким уровнем сигнала WR ALEпроизводится запись байта с шиныA7-A0КОМАНДАA7-A0данных ШД в XSEG (рис.___ 6,в), а низ- P0ким уровнем сигнала RD чтение бай- P2A15-A8A15-A8та из XSEG на ШД (рис. 6,г).___При вы___A15-A0A15-A0соких уровнях сигналов WR и RD ШАдвунаправленные выводы DIO[7...0](Data Input/Output) внешнего ОЗУРис. 13DD3 должны находиться в третьемсостоянии.Данные из CSEG читаются в устройство управления центральногопроцессора, а XSEG обменивается данными с операционным устройством.
Единственная команда MOVC позволяет читать данные из CSEG ваккумулятор операционного устройства. Это позволяет использоватьпрограммную память для размещения констант, доступных для операционного устройства.222.3. Параллельные портыБазовая конфигурация МК содержит четыре квазидвунаправленных 8-разрядных порта Р0...Р3 с возможностью независимого индивидуального задания направления передачи каждой линии. Они обеспечивают обмен информацией микроконтроллера с внешними устройствами и выполнение альтернативных функций, таких как обращение квнешней памяти, прием запросов прерываний, управление работойсчетчиков/таймеров.Каждый из портов содержит 8-разрядный параллельный регистрданных с логикой управления и драйвер - выходной каскад, соединяющий порт с внешними линиями.
Регистры данных находятся в областиBSEG регистров специальных функций и, следовательно, имеют какбайтовую, так и битовую адресацию. Это позволяет обращаться к портам как к обычным ячейкам памяти или обслуживать каждую линиюпорта командами битового процессора независимо от других линий тогоже порта. С учетом этого обстоятельства схемотехника портов рассматривается на уровне одной линии порта.2.3.1. Драйверы портовСхемотехника драйверов портов, кроме порта Р0, зависит от используемой технологии изготовления микроконтроллера.Драйвер разряда порта для n-МОП технологии (рис.
14) содержит выходной ключ на транзисторах VT2 и VT3 и схему ускоренногозаряда емкости нагрузки на элементах DD1, DD2, DD3 и транзистореVT1. Маломощный транзистор VT2 выполняет функцию подтягивающего резистора. Емкость нагрузДРАЙВЕР РАЗРЯДА ПОРТА VCCки представляет суммарнуюпаразитную емкость, подклюDD1 DD2 DD3 VT1 VT2ченную к выходу Р1.х драй112toscвера (х=0…7 – номер линии3 P1.xпорта).При переходе сигналаVT3на входе 1 драйвера из лог.11в лог.0 транзистор VT3 запи2рается и напряжение на выходе Р1.х драйвера устанавливается в результате зарядаРис. 14емкости нагрузки через транзистор VT2. Это приводит к затягиванию переходного процесса установления лог.1 на выходе драйвера и, следовательно, к снижению быстродействия микроконтроллера.
В этом случае схема ускоренного заряда формирует импульс, который открывает на время 2t OSC мощныйтранзистор VT1, ток которого на два порядка больше тока транзистораVT2, что приводит к быстрому заряду емкости. Разряд емкости нагрузкипроисходит через открытый транзистор VT3.Данные, считываемые в микроконтроллер с вывода Р1.х при открытом транзисторе VT3, будут искажены.
При этом может нарушиться23физическая целостность системы. По этой причине при чтении транзистор VT3 должен быть заперт.Драйвер разряда порта для КМОП технологии (рис. 15) содержит выходной ключ на комплементарных транзисторах VT2 и VT3, схему ускоренного заряда емкости нагрузки (DD1, DD2, DD3 и VT1) и триггер на транзисторе VT4 и инверторе B2. Инвертор B1 восстанавливаетфазу сигнала, считываемого с выхода драйвера.
Транзисторы ключарассчитаны на малыйДРАЙВЕР РАЗРЯДА ПОРТА VCCток нагрузки в статическом режиме и неDD1 DD2DD3 VT1 VT2 VT4обеспечивают боль1 2TOSC1шого тока в переход3 P1.xном режиме. По этойпричине здесь такжеVT31используется схемаB2ускоренного зарядаB12емкостинагрузки.BFBFТриггер удерживаетсостояние 1 на выходе драйвера послеРис. 15запираниятранзистора VT1. Ток транзистора VT4 на порядок больше тока транзистораVT2.
При чтении сигнала с контакта Р1.х в микроконтроллер триггервыполняет функцию приемника с линии. Наличие гистерезиса в его передаточной характеристике позволяет бороться с помехами, уровенькоторых не превышает порог срабатывания триггера. В режиме чтениятранзистор VT3 также должен быть заперт.2.3.2. Особенности архитектуры параллельных портов Р0...Р3Каждый разряд порта содержит триггер-защелку (одноступенчатый D-триггер, входящий в состав 8-разрядного регистра данных порта),логику управления и драйвер.Сигналы управления логикой каждого разряда порта вырабатываются устройством управления ЦП при выполнении команд и подаются в него по выделенным линиям шины управления ШУ (линии «Управление», «Чтение защелки», «Запись в защелку», «Чтение вывода»).Разрядная «линия внутренней шины данных» соединяет каждыйразряд порта с соответствующей разрядной линией встроенной двунаправленной шины данных ШД микроконтроллера для организациидвухстороннего обмена.Для выполнения альтернативных функций каждый разряд портаP0 линиями «Адрес/Данные» соединен с соответствующими разрядамимладшего байта шины адреса ША и шины данных ШД.
Каждый разрядпорта P2 линиями «Адрес» соединен с соответствующими разрядамистаршего байта шины адреса ША, а разряды порта P3 - линиями «Альтернативная функция входа» и «Альтернативная функция выхода», об-24разующие шину альтернативных функций ШАФ соединены с соответствующими входами и выходами встроенных периферийных устройств ицентрального процессора (рис. 2).Порт Р0 работает как в основном, так и альтернативном режиме.В альтернативном режиме при выполнении команд MOVC и MOVX через него выводится младший байт адреса и производится чтение данных из внешнихDD3CSEG и XSEG,УПРАВЛЕНИЕДРАЙВЕРа также записьРАЗРЯДА ПОРТА&DD2АДРЕС/ДАННЫЕданных в XSEG.VCCКаждыйB1VT1ЧТЕНИЕ ЗАЩЕЛКИ1разрядпортаOE1Р0 (рис.
16) соBF3 P0.x держит триггерVT2DD1защелку DD1 сЛИНИЯ ВНУТРЕННЕЙ1S1ШИНЫ ДАННЫХ2логикой управD Tления основнойЗАПИСЬ В ЗАЩЕЛКУ0C(буферы В1 иВ2) и альтернаB2тивной(элеBFменты DD2 иOEЧТЕНИЕ ВЫВОДАDD3) функциями и драйвер(транзисторыРис. 16VT1 и VT2). Выбор основной или альтернативной функции порта выполняется мультиплексором-переключателем S1 под действием сигнала «Управление».В основном режиме (сигнал «Управление»=0) вход 2 драйверасоединен с инверсным выходом триггера.
Транзистор VT1 заперт и дляработы выходного ключа на транзисторе VT2 необходимо включитьвнешний подтягивающий резистор.При записи данных в порт внутренним сигналом «Запись в защелку» данные с линии внутренней шины данных записываются в триггер ипоявляются на выводе Р0.х драйвера. Данные в триггере и на выходедрайвера сохраняются до следующей записи.Состояние триггера может быть прочитано на линию внутреннейшины данных сигналом «Чтение защелки», который переводит выходтрехстабильного буфера В1 в нормальное состояние. Этот режим чтения используется в командах модификации содержимого порта.Чтение данных с вывода порта на линию внутренней шины данных выполняется сигналом «Чтение вывода» при закрытом транзистореVT2. Для запирания транзистора VT2 и перевода разряда порта в режим чтения, необходимо записать в его триггер 1.Альтернативные функции включаются автоматически лишь вовремя выполнения команд MOVC и MOVX.
В это время сигналом«Управление»=1 устройство управления ЦП переключает вход 2 драй-25ЧТЕНИЕ ЗАЩЕЛКИвера к выходу инвертораDD2 и по 8 младшим разOEBFрядам внутренней шиныадреса ША[7...0], одной изDD1ДРАЙВЕРЛИНИЯ ВНУТРЕННЕЙШИНЫ ДАННЫХРАЗРЯДАлиний которой являетсяD TПОРТАлиния«Адрес/Данные»,ЗАПИСЬ В ЗАЩЕЛКУ1Cвыдаетмладшийбайт адP1.xреса и байт данных. Если в3B2режимеальтернативныхBFфункций выводятся адреса2OEЧТЕНИЕ ВЫВОДАили данные, то работаютоба транзистора драйвера,Рис. 17образуя комплементарныйключ. При чтении данных изCSEG или XSEG сигналом «Адрес/Данные»=1 запирается транзисторVT2, переводя драйвер порта в режим ввода. Ввод данных осуществляется обычным образом через буфер B2 сигналом «Чтение вывода».Содержимое триггеров всех разрядов порта P0 при выполнении альтернативной функции не изменяется.Порт Р1 работает только в основном режиме, обеспечивая функции ввода/вывода данных.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
