Бродин В. Б., Шагурин И. И. Микроконтроллеры (1999) (1095894), страница 57
Текст из файла (страница 57)
Нули в разрядах регистра БАОЕХ означают игнорирование соответствующих битов: БАРОК - 010101! 0 БАПЕХ = 11111100 Широковещательный = 010101ХХ 3.6.4. Скорость передачи В синхронном режиме 0 скорость равна Ровс/12. В асинхронных режимах 1, 2, 3 передача и прием могут вестись одновременно с одинаковой или разными скоростями. В режиме 0 обмен полудуплексиый, его частота равна Ровс/12.
В режиме 2 возможны две скорости обмена, в зависимости от значения бита 3МОП! регистра РСОХ. Частота определяется по формуле: Вацс(йа1е = 2ЛЫОО'*(Р,/64) В режимах 1 и 3 скорость передачи определяется переполнением таймера 1 (по умолчанию) и/или таймера 2. Для задания скорости приема и передачи можно выбрать один или оба таймера.
При запуске от таймера 1 частота обмена определяется по формуле: Ваце)йа1е = 2™'1'(Т(птег10чег((оччйа1е/32). При работе таймера 2 в режиме генератора частота обмена определяется по формуле: Вацс)йа1е = Т(гпег20чег1)очгйате/! 6. 3.9. Параллельные порты Все линии ввода-вывода микроконтроллеров 8ХС251БВ сгруппированы в четыре двуиаправлеииых параллельных 8-разрядных порта. Эти порты могут использутоться как для выполнения функций обмена общего назначения микноконтлоллв ы ллкитектвм плотллммимтвкни интелееяс 296 Имя линии Функция Имя иа» функции РО.О..Р0.7 АРО..АП7 Мультиплексированные линии адрес-данные в обычном режиме, линии адреса в страничном режиме Вход тактовых импульсов. Выход импульсов, форми- руемых Таймером 2 Вход управления перезагрузкой и фиксацией,нап- равлением счета Таймера 2 Вход тактовых импульсов блока РСА Модуль 0 блока РСА.
Вход при фиксации, выход при сравнении и ШИМ Модуль 1 блока РСА. Вход при фиксации, выход при сравнении и ШИМ Модуль 2 блока РСА. Вход при фиксации, выход при сравнении и ШИМ Модуль 3 блока РСА. Вход при фиксации, выход при сравнении и ШИМ Модуль 4 блока РСА. Вход при фиксации, выход при сравнении и ШИМ Линии адреса в обычном режиме, линии адрес-данные в страничном режиме Вход приемника последовательного порта Выход передатчика последовательного порта Вход внешнего прерывания 0 Р1.0 Т2 Р1.1 Т2ЕХ Р1.2 Р! .3 ЕС! СЕХО Р1А СЕХ1 Р1.5 СЕХ2 Р1.6 СЕХЗ Р1.7 СЕХ4 Р2.0..Р2.7 А8..А15 РЗ.О Кх!1 Р3.1 ТхП Р3.2 1ЫТО№ РЗ.З 1ХТ1№ РЗА ТО Вход внешнего прерывания 1 Вход внешних тактовых импульсов Таймера 0 Вход внешних тактовых импульсов Таймера 1 Строб записи во внешнюю память Строб чтения из внешней памяти или 17-й бит адреса Р3.5 Т1 Р3.6 ттт'К№ Р3.7 Ккт№/А16 Все линии параллельн по восемь и рассматрив ых портов имеют защелки, они объединены в группы аются как регистры спецфункций РО..РЗ.
При рабо- (допуская при этом поразрядное программирование на ввод или на вывод), так и для выполнения альтернативных функций, таких как обраще- ние к внешней памяти, прием запросов прерываний и другие. Функции вы- водов параллельных портов следующие: ГЛАВА 5. МИКРОКОНТРОЛЛЕРЫ СЕМЕЙСТВА МСВ-25! 297 3.10. Режимы пониженного энергопотребления Микроконтроллеры семейства МСБ-251 имеются те же два режима понижен- ного энергопотребления, что и у микроконтроллеров семейства МСБ-51. Уп- равление этими режимами осуществляется при помощи регистра РСОХ, который приобрел следующий формат: РСОХ ЗМОР! ЗМОР— РОР ОР1 ОРО РР 1РЬ Имя Номер Функция бита бита БМОП! РСОХ.7 Бит управления скоростью обмена последовательного порта.
При БМОЭ - 1скорость обмена в режимах 1, 2, 3 удваивается Бит выбора значения БСОХ.7. При БМОРО - 0 бит БСОХ.7 представляет флаг БМО, при БМООО 1 бит БСОХ.7 представляет флаг РЕ Зарезервирован Флаг падения напряжения питания ниже ЗВ. Установка этого флага свидетельствует о том, что содержимое внут- ренней энергозависимой памяти, возможно, нарушено Флаг общего назначения Флаг общего назначения Бит управления режимом микропотребления.
При РР - 1 этот режим включен Бит управления режимом холостого хода. При 1Е!Ь - 1 этот режим включен БМОРО РСОХ.6 РСОХ.5 РОР РСОХ.4 СР! РСОХ.З СРО РСОХ.2 РР РСОХ.1 1РЬ РСОХ.О 3.11. Циклы обмена по магистрали Микроконтроллеры семейства МСБ-251 имеют несколько вариантов цик- лов обмена по магистрали, которые могут быть заданы с помощью байтов конфигурации СОХЕ!00 и СОХЕ!01. те в обычном режиме на порте РО данные мультиплексируются с младшим байтом адреса внешней памяти. При работе в страничном режиме на порте Р2 данные мультиплексиру2отся со старшим байтом адреса внешней памяти.
Структура и функционирование параллельных портов соответствуют описанито, приведенному в разделе 2.7. МИКРОКОНТРОЛЛЕРЫ АРХИТЕКТУРА ПРОГРАММИРОВАНИЕ ИНТЕРФЕЯС 298 СО!к!Р1СΠ— — %БА ХАЬЕ№ КР! КРО РАОЕ БКС СО!к!Р10! — — — П»!ТК %Б — — ЕМАР Ф чтение из внешней памяти программ; Ф чтение из внешней памяти данных; + запись во внешнюю память данных.
Иыя бита Функция Бит управления состоянием ожидания при выборке из области ООК При МГБА - 0 в цикл вставляется один такт ожидания, п и %ГБА " 1 его нет. Бит управления растяжкой сигнала АЬЕ. Прн ХАЬЕ» - 0 сипгал АЬЕ длнняется на один такт ХАЬЕ№ Биты выбора функций сигналов КР№ и РБЕЫ№. КР1 КРО сигнал КР» сигнал РБЕ!»!» Функция 0 0 резерв резерв резерв 0 1 КР№ - А16 все адреса 128 Кбайт внешнего адресного пространства Дополнительная линия порта Совместимость с МСБ-51 КР1 КРО 1 0 только Р3,7 все адреса 1 1 57Р:РЕРЕН й80:ООООН Бит управления страничным режимом.
При Раде - 0 устанавливается аннчный им Райс Бит выбора таблицы кодировки команд. При 5КС 0 выбирается двоичный им, п и БКС" 1 зыби ется им исходного текста. Бит управления прерываниями. При !!»!ТК - 1 в стеке автоматически сохраняется 4 байта (РС и РБ ЙГ1), при !!ЧТК - 0 в стеке автоматически сох аняется2байта младшиебайты РС . Бит управления состоянием ожидания при выборке нз области 01К При ИГБВ - 0 в цикл вставляется один такт ожидания п н ИГБА - 1 его нет.
'ИГБВ Управление картой ЕРКОМ. При ЕМАР - 0 старшие 8 Кбайт внутренней памяти программ (РР:2000Н-РР:ЗЕРЕН) отображаются на адреса 00:ЕОООН- 00:РЕРЕН. П и ЕМАР - 1 отоб ения нет. ЕМАР Для санмастимасги с архитсктурай МСБ-5! Нсабхаяима усткнааить СОМШСО 110! 11!ОВ, СО!ЧР!С! - 11!0 01118. Зарсссраираланны бнт!А при иниггикхнза!гни угалины бьгг~ усткнг1нлсны н ° 1м Имеется два основных режима обмена по магистрали: режим обычной адресации и режим страничной адресации. Режим работы определяет организацию магистрали (рис. 3.29). В обычном режиме организация магистрали аналогична архитектуре МСБ-51.
В этом режиме сушествуют три основных типа магистральных циклов; Глдах а, миючконтаоллеРМ семеистиА мса"м1 299 Страничный реким Обычный реким Рис. 3.39. Варианты организации магистрали Цикл чтения байта кода в обычном режиме выполняется за два такта, а циклы чтения и записи данных во внешнюю память — за три такта. На рис. 3.30 приведены диаграммы основных магистральных циклов при рабо- те в обычном режиме. зине ) 5)аее 2 хтдь Рзви» иди ап№ Рх а) Выборка байта кода иди данных зьаге ) зме 2 зле 3 ХТАВ АЬЕ рг б) Запись данных Рис. 3.30. Основные магистральные циклы при обычном режиме зоо МИКРОКОНТРОЛЛЕРЫ: АРХИТЕКТУРА. ЛРОГРАММИРОЕАНИ ИНТЕРФЕЙС Опции страничного режима, состояний ожидания, растяжки сигнала А!.Е порождают различные варианты циклов обмена по магистрали.
Таким образом, у микроконтролеров 8ХС251, как и у 8ХС151, на магистрали нет строгой последовательности машинных циклов одинаковой длительности, как в случае микроконтроллеров семейства МСЯ-51. При использовании страничного режима магистральных циклов становит- ся четыре: + чтение из внешней памяти программ — «попадание» в текущую страницу; Ф чтение из внешней памяти программ — «промах»; Ф чтение из внешней памяти данных; + запись во внешнюю память данных. На рис. 3.31 приведены диаграммы основных магистральных циклов при работе в страничном режиме. Рис.
3.31а иллюстрирует два возможных варианта цикла выборки байта кода: цикл в два такта н цикл в один такт. Первый вариант имеет место при «промахе» и идентичен циклу выборки кода в обычном режиме (кроме того, что организация магистрали другая). Такой цикл выборки кода всегда имеет место в следующих случаях: + выборка байта кода после смены текущей страницы; + выборка байта кода после цикла чтения или записи данных во внешнюю память; + выборка байта кода после выхода нз режимов !г!! е или Ротмегт!Отец; Ф выборка байта кода после ветвления, возврата, прерывания и т.п. Второй вариант цикла реализуется при «попадании».
В этом случае старший байт адреса остается тем же, что и в предыдущем цикле. Сигнал А).Е не вырабатывается, поэтому старший байт адреса остается в регистре-защелке (рис. 3.29). Это дает возможность микроконтроллеру за один такт выставить младший байт адреса на Порт 0 и прочитать байт кода команды через Порт 2. Циклы чтения и записи во внешнюто память данных прн работе в страничном режиме аналогичны соответствующим циклам обычного режима (кроме того, что организация магистрали другая) и иллюстрируются рис. 3.31 б, в. Бит конфигурации уу'ЯА позволяет вставить один такт ожидания в цикл чтения кода из внешней памяти программ. Бит ЮЯВ позволяет вставить такт ожидания в циклы чтения и записи данных при обращении к внешней памяти.