Диссертация (1090013), страница 33
Текст из файла (страница 33)
Дата обращения 21.08.2015г.[33] Chong, A. B., Chun, H. K. Unified Padring Design Flow // AIMS '13 /Proceedings of the 2013 1st International Conference on Artificial Intelligence,Modelling and Simulation — pp. 462-466.[34] R.-J. Lee, M.-F.
Lai, and H.-M. Chen. Fast flip-chip pin-out designation respinby pin-block design and floorplanning for package-board codesign // DesignAutomation Conference, 2007 /ASP-DAC ’07, Jan. 2007 — pp. 804–809.[35] Logan, S., Guthaus, M. R., Package-chip co-design to increase flip-chip C4reliability // ISQED 2011, IEEE — pp. 553-558.[36] Соболь И. М., Статников Р. Б. Выбор оптимальных параметров в задачахсо многими критериями // 2-е изд., перераб.
и доп., М.: Дрофа, 2006., —стр.10-13.[37] Бычков И. Н., Воробьев А.С., Рябцев Ю. С. Разработка таблицы выводовсерверного микропроцессора. // Вопросы радиоэлектроники. — ОАО«ЦНИИ Электроника», М.: 2015. — серия ЭВТ. — выпуск 1. — С. 117—129.[38] Емеличев В. А., Кравцов М. К., Янушкевич О. А. Лексиграфическиеоптимумымногокритериальнойзадачидискретнойоптимизации//Математические заметки, 1995, том 58, выпуск 3 — стр.365-371.[39] International Technology Roadmap for Semiconductors System Drivers 2011Edition.[40] Бычков, И.
Н., Воробушков, В. B., Перекатов, В. И., Рябцев, Ю. С. Системаобеспеченияцелостностисигналовввычислительныхкомплексахразработки ЗАО «МЦСТ». // Вопросы радиоэлектроники. — М.: 2012. —Выпуск 3. — Серия ЭВТ. — С. 142—151.[41] Kim J, Songping Wu, Hanfeng Wang, Takita Y, Takeuchi H, Araki K, GangFeng, Jun Fan. Improved Target Impedance and IC Transient Current218Measurement for Power Distribution Network Design // ElectromagneticCompatibility(EMC),ElectromagneticCompatibility(EMC),IEEEInternational Symposium, 25-30 July 2010, Conference Publications - pp. 445450[42] R. Bertran et al., “Voltage Noise in Multi-core Processors: EmpiricalCharacterizationandOptimizationOpportunities,“201447thAnnualIEEE/ACM International Symposium on Microarchitecture - pp.
368-380.[43] Luo J, Batarseh I, Gao X.F, Wu T. Transient current compensation for lowvoltage high-current voltage regulator modules // Applied Power ElectronicsConference and Exposition, 2002, - Vol 1 - pp 223-228.[44] Cantlebary J. LICA( Low Inductance Capacitor Array) flip-chip applicationnotes // URL: http://www.avx.com/docs/techinfo/flipchip.pdf.
Дата обращения21.12.2012г.[45] Бычков, И. Н., Рябцев, Ю. С., Юрлин, С. В. Варианты распределенной сетипитаниядлямногоядерногомикропроцессора.//Вопросырадиоэлектроники. — М.: 2013. — Выпуск 3. — Серия ЭВТ. — С. 157—168.[46] Novak I, Williams K. B, Miller Jason R., Blando G, Shannon N. DC and ACBias Dependence of Capacitors // DesignCon2011, Santa Clara, CA, January 31- February 3, 2011.[47] Cain J.
Parasitic Inductance of Multilayer Ceramic Capacitors // URL:www.avx.com/docs/techinfo/parasitc.pdf . Дата обращения 21.12.2012г.[48] Johnson H. Parasitic Inductance of Bypass Capacitors // EDN magazine, July2000.[49] Johnson S.C. Flip chip packaging market flips up // Electronic Business Journal,10/1/2006.[50] Lapedus М. Flip-chip market sees rapid growth // EETimes, 07/12/2006.[51] Sheth К, Sarto E, Magro J, “The Importance of Adopting a Package-Aware ChipDesign Flow”, DAC 2006, July 24–28, 2006.219[52] Chang C.Y, Chen H.M.
Design Migration from Peripheral ASIC Design toArea-IO Flip-Chip Design by Chip I/O Planning and Legalization //International Symposium on VLSI Design, Automation and Test, 26-28 April2006, - pp. 1-4.[53] Лузин С.Ю. «САПР TopoR. Трассировка и оптимизация», Современнаяэлектроника, №9, 2008.[54] Бычков, И. Н., Егоров, С. В., Лобанов, И. Н. Система автоматизированногопроектирования корпуса и кристалла сверхбольшой интегральной схемы. //КИП и автоматика: обслуживание и ремонт. — 2012.
— №3. — С. 12—18.[55] Liu S., Chen G., Tong Jing Т., He L., Zhang T., Dutta R., Hong X. “TopologicalRouting to Maximize Routability for Package Substrate”, DAC 2008, June 8-13,2008.[56] Бычков, И. Н. Планирование контактных выводов кристалла и построениепроводного монтажа при корпусировании интегральных схем. // Нано имикросистемная техника. — М.: 2007. — № 10. — С. 26—30.[57] Бычков, И. Н., Лобанов, И.
Н., Егоров, С. В., Расулов, Г. М. Учеттрассировки корпуса при планировании периферии кристалла СБИС. //Вопросы радиоэлектроники. — М.: 2011. — Выпуск 3. — Серия ЭВТ. — С.107—119.[58] Liu S., Chen G., Tong Jing Т., He L., Zhang T., Dutta R., Hong X. “Effectivecongestion reduction for IC package substrate routing”, ACM Transactions onDesign Automation of Electronic Systems, Volume 15 Issue 3, May 2010,article №27.[59] Бычков, И.
Н. Диагностика коммутационной платы матричного корпуса. //Вопросы радиоэлектроники. — М.: 2008. — Выпуск 2. — Серия ЭВТ. — С.171—179.[60] Clatterbaugh G., Vichot P., and Charles H., Jr. “Some Key Issues inMicroelectronic Packaging”, Johns Hopkins Apl Technical Digest, vol 20,number 1, 1999.220[61] Шипулин С., Губанов Д., Стешенко В., Храпов В.
«Тенденции развитияПЛИС и их применение для цифровой обработки сигналов», Электронныекомпоненты, 5/ 1999.[62] ЮдинцевВ.«ВозможностиПЛИСрастут»,Электроника:Наука,Технологии, Бизнес 3/2002.[63] Лохов А. «Интеграция маршрутов проектирования ПЛИС и ПП. СистемаI/O Designer компании Mentor Graphics», Электроника: Наука, Технологии,Бизнес 3/2005[64] Plyler R. ”FPGA-ON-BOARD Design”, Printed Circuit Design & Manufacture,Sept, 2005.[65] Brady D.
“How to avoid PCB Libraries Shifting FPGA Design”, FPGA andStructured ASIC Journal, February 11, 2006.[66] Бычков, И. Н., Поляков, А. Е., Федоткин, А. С. Создание символовбиблиотеки элементов и правил назначения сигналов их выводам вмаршруте проектирования печатных плат. // Информационные технологии.— М.: 2007. — № 7. — С. 41—46.[67] Amos D., Lesea A., Richter R.
FPGA-based Prototyping Methodology Manual// Published by Synopsys, Inc., — February 2011.[68] ZeBuServer-3:Industry’sFastestEmulationSystem//URL:http://www.synopsys.com/Tools/Verification/hardwareverification/emulation/Pages/zebu-server-asic-emulator.aspх.Датаобращения15.04.2016 г.[69] Veloce2 emulator // URL: https://www.mentor.com/products/fv/emulationsystems/veloce Дата обращения 15.04.2016 г.[70] Hardware-assisted verification for efficient validation of multi-processor baseddesigns//URL:https://www.mentor.com/products/fv/resources/overview/hardware-assistedverification-for-efficient-validation-of-multi-processor-based-designs-bdda234b79cb-4ca2-9dea-ba3f44e9f1bf?clp=1&partner=innofour.221Дата обращения 15.04.2016 г.[71] VeloceSystem-LevelPowerAnalysisandVerification//URL:https://www.mentor.com/products/fv/resources/overview/veloce-system-levelpower-analysis-and-verification-ee4766ce-5883-4305-bec5-7013cbadeafc.
Датаобращения 15.04.2016 г.[72] Virtual Devices for Protocol-Specific Host and Peripheral Interfaces // URL:https://www.mentor.com/products/fv/resources/overview/virtual-devices-forprotocol-specific-host-and-peripheral-interfaces-65b0e86e-22ab-4b9c-8f984660cb438bd8. Дата обращения 15.04.2016 г.[73] Cadence® Palladium® XP II verification computing platform // URL:https://www.cadence.com/rl/Resources/technical_briefs/palladium_xp_II_tb.pdf.Дата обращения 15.04.2016 г.[74] Cadence Rapid Prototyping Platform FPGA-Based Prototyping Solution // URL:https://www.cadence.com/rl/Resources/datasheets/rapid_prototyping_ds.pdf.Дата обращения 15.04.2016 г.[75] CadencePalladiumSerieswithIncisiveXESoftware//URL:https://www.cadence.com/rl/Resources/datasheets/incisive_enterprise_palladium.pdf Дата обращения 15.04.2016 г.[76] Бычков, И.
Н., Юрлин, С. В. Прототипирование на основе ПЛИС дляверификации многоядерных микропроцессоров. // Проблемы разработкиперспективных микро- и наноэлектронных систем—2014: Сборник трудов/ под общ. ред. академика РАН А.Л. Стемпковского. — М.: ИППМ РАН,2014. — Часть IV. — С.
45—50.[77] Будылин Ф.К., Полищук И.А., Слесарев М.В., Юрлин С.В. ОпытпрототипированиямикропроцессоровкомпанииЗАО«МЦСТ».//«Вопросы радиоэлектроники». — М.: 2012. — Выпуск 3. — Серия ЭВТ. —С. 132—142.[78] Asaad S., Bellofatto R., Brezzo B., Haymes C., Kapur M., Parker B., Roewer T.,Saha P., Takken T., Tierno J. A Cycle-accurate, Cycle-reproducible multi-FPGA222System for Accelerating Multi-core Processor Simulation. // FPGA.
ACM,2012. P 153-162[79] Слесарев М.В., Юрлин С.В. Определение расчётной частоты эмуляциимикропроцессоравпрототипенаосновеПЛИС.//«Вопросырадиоэлектроники». — М.: 2014. — Выпуск 3. — Серия ЭВТ. — С. 119—130.[80] Halfhill T.R. Sparc M7 tops 10 billion transistors. Oracle’s newest 32-coreserver processor powers bigger iron // Microprocessors report. September 8,2014.[81] Gwennap L. Haswell Crams 18 Cores into Xeon. Mainstream Servers Get MoreCPUs, 40G Ethernet in Grantley Upgrade // Microprocessors report. September22, 2014[82] Bolaria J., RapidIO Gets Coherent with ARM. Task Group to Specify Off-ChipCoherent Bus for ARM Processors // Microprocessors report.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
