Справочное пособие - микросхемы и их применение (1086445), страница 34
Текст из файла (страница 34)
Режим хранения обеспечивается при поступлениисигналов нулевого уровня на обе адресные шины или на одну из них.Разрядные шины соединены с эмиттерами 1 и 6. Информационные сигналы подаются через усилителизаписи и воздействуют на состояние транзисторов Т1 и Т2 только при условии, что оба адресных сигнала равны1. Допустим записывается 1: Wi=1, W0=0. Поскольку усилители записи имеют инверсный выход, то наединичной разрядной шине будет 0, а на нулевой шине — 1. Этим-и сигналами транзистор Т1 закрывается, а Т2открывается.
При записи 0 состояния транзисторов изменятся на обратные.В режиме считывания сигналами Wi=W0 — Q на разрядных шинах устанавливаются уровни 1, чтобывыходы усилителей записи не шунтировали входов усилителен считывания. При выборке ЭП входы 2 — 5закрываются, и ток через транзистор Т2, протекавший в адресные шины, переключится в разрядную шину черезэмиттер-ный переход 6. Заметим, что переход 6 останется открытым при ! на разрядной шине благодаряпревышению напряжения на коллекторе транзистора Т2 над напряжением единичного уровня разрядной шины.Рис. 5.10.
Элемент памяти на биполярных транзисторахРис. 5.11. Элемент памяти на КМДП-структурахРис. 5.12. Структура микросхемы статического ОЗУВ результате срабатывает усилитель считывания и формирует сигнал единичного уровня, на выходе другогоусилителя в это время будет сигнал нулевого уровня.Микросхемы памяти на МДП-транзисторах для ОЗУ статического типа строятся в основном по тем жепринципам матричной организации накопителя с двухкоординатноп выборкой. Пример принципиальной схемыЭП на КМДП-транзисторах приведен на рис. 5.11. Основу ЭП составляет триггер на транзисторах Т1 — T4Транзистор Т5 выполняет функции ключа, управляемого сигналом на адресной шине строки Xi.
Он соединяеттриггер с j разрядной шиной, которая совмещает функции информационной и адресной шин столбца. Выборкастроки производится сигналом 1 на адресной шине Xi, открывающим транзистор Т5. В результате сигнал сразрядной шины поступает в триггер на вход пары транзисторов Т2, Т4.
Допустим, записывается 1, тогдатранзистор T2 откроется, а транзистор Т4 — закроется. С выхода транзистора Т2 напряжение низкого уровня(ниже порогового) переводит транзистор Т1 в закрытое, а транзистор T3 — в открытое состояния.Режим хранения обеспечивается подачей 0 по адресной шине строки, при этом транзистор Т5 закрывается иизолирует триггер от разрядной шины.При считывании в адресную шину Xi подается сигнал 1, транзистор Ть открывается, и в разрядную шинупоступает ток от источника питания через открытый транзистор Тъ. Если в ЭП записан 0, то транзистор Г3закрыт, а транзистор Т{ открыт, поэтому при обращении к ЭП ток в разрядную шину не поступает.На рис. 5.12 показана упрощенная структурная схема микросхемы статического ОЗУ К564РУ2, матрицакоторого состоит из 16X16 КМДП элементов памяти.
Организация накопителя 256Х X 1 бит. Для обращения кмикросхеме требуется ко входам дешифраторов строк и столбцов подвести восьмиразрядный код адреса, атакже сигнал «Выборка микросхемы» (ВМ), разрешающий обращение к накопителю по адресным входам иинформационным входу и выходу. При запрещающем значении сигнала ВМ накопитель изолирован от выходовдешифратора строк и шины ввода — вывода.Ключи выборки столбцов управляются сигналами с выходов дешифратора У и предназначены длякоммутации цепи между выбранным ЭП и шиной ввода — вывода.Режим микросхемы устанавливается сигналом «Запись — считывание» (3 — С).
При единичном уровнесигнала 3 — Си наличии разрешающего сигнала ВМ открыта схема ввода, и информация со входа через шинуввода — вывода и открытый ключ выборки столбца поступает в выбранный ЭП. При считывании сигнал 3 — Симеет нулевой уровень, при котором открывается схема вывода информации на выход микросхемы F.Выходная цепь может принимать одно из трех состояний: открытое F — Q, закрытое F=l и высокоомное, прикотором выход отключается от внешней шины.
Высокоомное состояние выход имеет при отсутствииразрешающих сигналов ВМ и 3 — С.Таблица 5.5МикросхемТехнологияаВремяцикла,НССтатические ОЗУК500РУ410К134РУ6К541РУ1БК505РУ2К505РУ6ЭСЛИИЛИИЛp-МДПn-МДПЕмкость,бит256X11024X14096X11024X11024X140650280700650Потребляемая мошность,мкВт/бит3-103300130900300К565РУ2К176РУ2К564РУ2(при U„.!,==5 В)n-МДПкмдпкмдп1024X1256X1256XJ40070015СОК507РУ1К565РУ1Динамические ОЗУp-МДП1024X1600n-МДП4096X1400К565РУЗn-МДП1638X1400400350,4 (прихранении)50 (при обращении)755 (при хранении)175 (при обращении) 5(при хранении)40 (при обращенииНекоторые примеры микросхем статических ОЗУ и их параметры представлены в табл. 5.5 [17, 51].Перейдем к рассмотрению устройства и принципа действия микросхем памяти динамического типа.
Обычнотакие микросхемы изготавливают по МДП-технологии. Для примера выберем микросхему динамического ОЗУК565РУ1. Ее упрощенная структурная схема приведена на рис. 5.13, а детализация функциональных узловодного столбца матрицы — на рис. 5.14.Рис. 5.13. Структура микросхемы динамического ОЗУМикросхема содержит выполненные в одном кремниевом кристалле матрицу-накопитель из 4096 ЭП,расположенных на пересечениях 64 шин строк и 64 шин столбцов, 64 усилителя считывания, двашестиразрядных регистра для хранения кода адреса, два дешифратора с 64 выходами каждый, ключи выборкистрок и столбцов, устройство ввода — вывода и устройство управления и синхронизации, включающее четыреформирователя Ф, — Ф4 управляющих сигналов.Рис.
5.14. Функциональные элементы динамического ОЗУМатрица-накопитель разделена на две части по 32x64 ЭП в каждой. Между ними размещены усилители, такчто каждый столбец состоит из двух секций, подключенных к разным плечам усилителя (рис. 5.14).Элемент памяти построен по однотранзисторной схеме и включает конденсатор Cij и транзистор Tij.Транзистор выполняет функции ключа: при сигнале на адресной шине строки Xt — l он открывается исоединяет конденсатор Cij с j-разрядной шиной.
Разрядные шины являются информационными и адреснымиодновременно Выборка j-разрядной шины производится при совпадении выходного сигнала дешифратора Yj —l, открывающего ключи выборки столбца Тj1, и управляющего сигнала Ф3=1, открывающего ключи Тj2. Врезультате обе шины ввода — вывода соединяются с j-разрядной шиной и таким образом обеспечиваетсясчитывание или запись информации.Микросхема управляется сигналами: кода адреса (а0 ... а11 } тактовым ТС, выборки микросхемы ВА1 изаписи — считывания 3 — С (см. рис. 5.13).Сигналы кода адреса (выборки ЭП) поступают на регистры строк {а0 ... а5} и столбцов {а6 ... а„}.
Код адресавыбирает одну из строк t и один из столбцов I, на пересечении которых находится ЭП-ij с требуемым номером.Сигнал ТС разрешает обращение к матрице по адресным входам. По его положительному перепаду кодадреса записывается в регистры и затем дешифрируется. Одновременно запускается формирователь Ф1, а отнего формирователь Ф2. Внутренние сигналы Ф1 и Ф2 управляют последовательностью операций по выборустроки. Сигнал единичного уровня с выхода дешифратора открывает один из ключей выборки строк, черезкоторый на соответствующую строку матрицы поступает сигнал Ф1. В результате все ЭП этой строкиоказываются подключенными к своим разрядным шинам.
Одновременно сигнал Ф1 через селектор натранзисторах Гсь Тс?., который управляется старшим разрядом а5, кода адреса строки, воздействует на одну изопорных строк и подключает к разрядным шинам конденсаторы C0j опорных элементов (назначение опорныхэлементов поясняется далее).Сигнал Фа включает усилитель считывания и происходит регенерация информации во всех ЭП выбраннойстроки.
При наличии разрешения по входу ВМ сигнал Ф2 запускает формирователь Ф?, выходным сигналомкоторого затем запускается формирователь Ф.-,.Управляющий сигнал Фз, открывая транзисторные ключи 7V, коммутирует цепь, соединяющую шины ввода— вывода с выбранной дешифратором У через ключи Тц разрядной шпион. Сигнал Ф4 открывает схему выводаинформации.По отрицательному перепаду ТС все функциональные узлы микросхемы переходят в исходное состояние,при котором из-за отсутствия разрешающих сигналов Ф1 и Ф3 закрываются ключи выборки строк и столбцов иматрица-накопитель изолируется от всех цепей. Время, необходимое на установление этих процессов опреде-ляется одним из временных параметров — минимальной длительностью паузы между ТС.Сигнал ВМ разрешает обращение к матрице по информационным входу и выходу.
При разрешающемсигнале ВМ формируются сигналы Ф3 и Ф4, управляющие составлением цепи от выбранного ЭП до входа иливыхода микросхемы. Сигнал 3 — С определяет режим микросхемы: при нулевом уровне — запись, приединичном — считывание. Последовательность поступления на входы микросхемы сигналов кода адреса, ВМ и3 — С при записи и считывании показана на рис. 5.15,а и 5.15,6 соответственно.Рассмотрим подробнее процессы при считывании и регенерации информации.
Для этого поясним принципдействия усилителя считывания и необходимость его включения в разрыв разрядной шины.Рис. 5.15. Временные диаграммы сигналов микросхемы динамического ОЗУ: а — призаписи; б — при считыванииРазрядная шина обладает собственной емкостью Су (см. рис. 5.14), которая значительно превышает емкостьCrj запоминающего конденсатора. Поэтому при подключении ЭПц к разрядной шине изменение ее потенциала,пропорциональное отношению Cij/Cy<l, будет незначительным. Эта особенность динамических ЗУ,построенных на однотранзисторных ЭП, обусловливает необходимость в очень чувствительном усилителесчитывания. Такими свойствами обладает дифференциальный усилитель триггерного типа, выполненный натранзисторах Tу1 — Tу4.
Введение дифференциального усилителя обусловило необходимость в опорныхэлементах. Опорный элемент 30 (T0j, C0;) построен по такой же схеме, как и ЭП, но имеет вдвое меньшуюемкость конденсатора. Строки ЭО (опорные строки) находятся в разных половинах матрицы. К источникууправляющего сигнала Ф{ через селектор Tcl, Tcz сигналом а$ подключается та из двух опорных строк, котораянаходится в противоположной относительно выбранной информационной строки половине матрицы.В паузе между ТС, т.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
