пояснительная записка (1074509), страница 6
Текст из файла (страница 6)
При поступлении на операционный элемент сигнала У3, он инвертируется и подается на вход 
триггера, из-за чего на выходе триггера появится уровень логического нуля, который будет подан одновременно на информационный вход и вход разрешения вывода информации буферного элемента с 3-мя состояниями, из-за чего на выходе буферного элемента появится уровень логической единицы, и следовательно на выходную шину будет выдан сигнал ЗАПР=1.
Схема операционного элемента № 2 приведена на рисунке № 10.1.
Синтез операционного элемента № 3
Операционный элемент № 3 состоит из:
-
асинхронного RS-триггера, который служит для формирования сигналов ЗАН=1 и ЗАН=0
-
двух инверторов управляющих сигналов (они нужны потому что у используемого RS-триггера активные уровни - низкие)
-
инвертирующего буферного элемента с 3-мя состояниями выходов, который нужен из-за того, что сигнал ЗАН выдается на общую шину управления, и для того, чтобы в моменты, когда наше ВУ не работает, оно не мешало работать другим устройствам, использующим ту же шину
Ниже приведена таблица, которая показывает, какие значения появляются на входах триггера и буферного элемента при подаче управляющих сигналов.
После таблицы приведены функциональные зависимости значений входов триггера и буферного элемента от управляющих сигналов.
| Управляющие сигналы | Микрооперация | Триггер № 2 | Буферный элемент № 2 | ||
|
|
|
|
| ||
| У4 | ЗАПР:=0 | 1 | 0 | 1 | 1 |
| У5 | ЗАПР:=1 | 0 | 1 | 0 | 0 |
При поступлении на операционный элемент сигнала У4, он инвертируется и подается на вход 
триггера, из-за чего на выходе триггера появится уровень логической единицы, который будет подан одновременно на информационный вход и вход разрешения вывода информации буферного элемента с 3-мя состояниями, из-за чего выход буферного элемента перейдет в высокоимпедансное состояние, и следовательно на выходную шину не будет идти никаких сигналов, что тождественно состоянию сигнала ЗАН=0.
При поступлении на операционный элемент сигнала У5, он инвертируется и подается на вход триггера, из-за чего на выходе триггера появится уровень логического нуля, который будет подан одновременно на информационный вход и вход разрешения вывода информации буферного элемента с 3-мя состояниями, из-за чего на выходе буферного элемента появится уровень логической единицы, и следовательно на выходную шину будет выдан сигнал ЗАН=1.
Схема операционного элемента № 3 приведена на рисунке № 10.2.
Синтез операционного элемента № 4
Операционный элемент № 4 состоит из:
-
асинхронного RS-триггера, который служит для формирования сигналов ГОТ=1 и ГОТ=0
-
двух инверторов управляющих сигналов (они нужны потому что у используемого RS-триггера активные уровни - низкие)
-
инвертирующего буферного элемента с 3-мя состояниями выходов, который нужен из-за того, что сигнал ГОТ выдается на общую шину управления, и для того, чтобы в моменты, когда наше ВУ не работает, оно не мешало работать другим устройствам, использующим ту же шину
Ниже приведена таблица, которая показывает, какие значения появляются на входах триггера и буферного элемента при подаче управляющих сигналов.
После таблицы приведены функциональные зависимости значений входов триггера и буферного элемента от управляющих сигналов.
| Управляющие сигналы | Микрооперация | Триггер № 3 | Буферный элемент № 3 | ||
|
|
|
|
| ||
| У6 | ЗАПР:=0 | 1 | 0 | 1 | 1 |
| У7 | ЗАПР:=1 | 0 | 1 | 0 | 0 |
При поступлении на операционный элемент сигнала У6, он инвертируется и подается на вход триггера, из-за чего на выходе триггера появится уровень логической единицы, который будет подан одновременно на информационный вход и вход разрешения вывода информации буферного элемента с 3-мя состояниями, из-за чего выход буферного элемента перейдет в высокоимпедансное состояние, и следовательно на выходную шину не будет идти никаких сигналов, что тождественно состоянию сигнала ГОТ=0.
При поступлении на операционный элемент сигнала У7, он инвертируется и подается на вход триггера, из-за чего на выходе триггера появится уровень логического нуля, который будет подан одновременно на информационный вход и вход разрешения вывода информации буферного элемента с 3-мя состояниями, из-за чего на выходе буферного элемента появится уровень логической единицы, и следовательно на выходную шину будет выдан сигнал ГОТ=1.
Схема операционного элемента № 4 приведена на рисунке № 10.3.
Синтез операционного элемента № 5
Операционный элемент № 5 состоит из:
-
асинхронного RS-триггера, который служит для формирования сигналов РЕЗ=1 и РЕЗ=0
-
двух инверторов управляющих сигналов (они нужны потому что у используемого RS-триггера активные уровни - низкие)
-
инвертирующего буферного элемента с 3-мя состояниями выходов, который нужен из-за того, что сигнал РЕЗ выдается на общую шину управления, и для того, чтобы в моменты, когда наше ВУ не работает, оно не мешало работать другим устройствам, использующим ту же шину
Ниже приведена таблица, которая показывает, какие значения появляются на входах триггера и буферного элемента при подаче управляющих сигналов.
После таблицы приведены функциональные зависимости значений входов триггера и буферного элемента от управляющих сигналов.
| Управляющие сигналы | Микрооперация | Триггер № 4 | Буферный элемент № 4 | ||
|
|
|
|
| ||
| У8 | ЗАПР:=0 | 1 | 0 | 1 | 1 |
| У9 | ЗАПР:=1 | 0 | 1 | 0 | 0 |
При поступлении на операционный элемент сигнала У8, он инвертируется и подается на вход триггера, из-за чего на выходе триггера появится уровень логической единицы, который будет подан одновременно на информационный вход и вход разрешения вывода информации буферного элемента с 3-мя состояниями, из-за чего выход буферного элемента перейдет в высокоимпедансное состояние, и следовательно на выходную шину не будет идти никаких сигналов, что тождественно состоянию сигнала РЕЗ=0.
При поступлении на операционный элемент сигнала У9, он инвертируется и подается на вход триггера, из-за чего на выходе триггера появится уровень логического нуля, который будет подан одновременно на информационный вход и вход разрешения вывода информации буферного элемента с 3-мя состояниями, из-за чего на выходе буферного элемента появится уровень логической единицы, и следовательно на выходную шину будет выдан сигнал РЕЗ=1.
Схема операционного элемента № 5 приведена на рисунке № 10.4.
Синтез операционного элемента № 6
Операционный элемент № 6 состоит из:
-
синхронного RSD-триггера, который хранит один бит информации о знаке первого операнда (в том виде, в котором он пришел с входной шины)
Ниже приведена таблица, которая показывает, какие значения появляются на входах триггера при подаче управляющих сигналов.
После таблицы приведены функциональные зависимости значений входов триггера от управляющих сигналов.
| Управляющие сигналы | Микрооперация | Триггер №1 | ||
|
|
|
| ||
| У10 | ТзнА:=ШВх5 | 1 | 1 | 1 |
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
