Проектирование цифровых устройств с использованием ПЛИС (1055366), страница 9
Текст из файла (страница 9)
Такой способ традиционно используется при схемотехническом описании устройств, однако имеетсвои недостатки: схема достаточно трудно понимается и модифицируется; сложные устройства занимают большое рабочее пространство; графический способ описания заметно медленнее текстового; поиск ошибок затруднителен.59Рис. 14. Навигатор проекта Xilinx ISEС помощью модуля Schematic Editor целесообразно описыватьнебольшие части устройства, а также блоки, содержащие библиотечные схемотехнические компоненты, реализация которых хорошо известна разработчику. Целесообразно использовать SchematicEditor для описания модуля верхнего уровня (рис.
15).Описание устройства производится на рабочем поле. Для выбора компонентов используется вкладка Symbols окна Sources. Соединение компонентов выполняется с помощью цепей, шин и разветвителей. Для создания цепи или шины необходимо над рабочимполем вызвать контекстное меню с помощью правой кнопки мыши, далее в контекстном меню выбрать пункт Add и подпункт60Wire. Если порт компонента является шиной (Вид), то подключенная к нему цепь будет автоматически преобразована в шину.Для подключения цепи или группы цепей к существующейшине используется разветвитель Bus Tap. Для его добавления вконтекстном меню следует выбрать пункты Add и Bus Tap, послечего необходимо поместить разветвитель на шине. Указание насоответствие цепей в шине цепям, подведенным к разветвителю,выполняется с помощью имен. Например, если шина носит имяXLXN_1(15:0), то для выбора старшей цепи, подведенной к разветвителю, следует дать название XLXN_1(15).Рис.
15. Модуль Schematic EditorПорты схемы подключаются к цепям с помощью компонентаI/O Marker. Для этого в контекстном меню необходимо выбратьпункты Add и I/O Marker. Если в процессе отладки требуется определить состояние внутренних сигналов устройства, их также необходимо подключить к портам вывода.61Редактор HDL EditorМодуль HDL Editor (рис. 16) дает возможность создавать и редактировать текстовые описания устройств. Он обеспечивает подсветку синтаксиса описаний на языках VHDL и Verilog, позволяетустанавливать точки останова, используемые при моделировании,а также поддерживает поиск строк в RTL- и технологическом описаниях.Рис. 16.
Внешний вид модуля HDL EditorПри активизации редактора на рабочем поле навигатора проекта становится активной панель инструментов, содержащая кнопки:увеличение и уменьшение отступа, комментирование выделенныхфрагментов, создание точек останова.Графический редактор цифровых автоматов State CadМодуль State Cad является средством, позволяющим визуальнопроектировать описания цифровых автоматов.
Представление авто62мата в виде диаграммы состояний обладает наглядностью, его легкомодифицировать, проще искать ошибки. В связи с этим такой способ проектирования автоматов является предпочтительным.Для описания автомата в модуле State Cad необходимо поместить на рабочее поле модуля графические представления состояний и соединить их дугами — переходами (рис. 17). Для каждогосостояния и перехода можно задать состояние выходных сигналовавтомата.
Помимо описания автомата возможно использовать параллельно работающие стандартные компоненты: счетчики, регистры, дешифраторы и т. д. Это позволяет визуально проектироватьдостаточно сложные устройства.Модуль State Cad обеспечивает моделирование работы автомата и в наглядном виде представляет результаты. После разработкиустройства может быть автоматически генерировано синтезируемое описание на языке VHDL или Verilog.Рис. 17. Модуль State Cad63Окно редактора цифровых автоматов содержит панели с необходимыми кнопками: панель мастеров, панель быстрого запуска,панель настройки изображения, панель компонентов.Генератор настраиваемых компонентов CORE GeneratorМодуль CORE Generator (рис.
18) позволяет включать в проектготовые описания параметризированных объектов интеллектуальной собственности, оптимизированных для размещения на ПЛИСтипа FPGA.Рис. 18. Модуль CORE GeneratorВ модуле доступны описания таких устройств, как адресная память, буферы FIFO, ассоциативные ЗУ, фильтры, интерфейсная логика(PCI, PCI-X), устройства обработки чисел с плавающей запятой и т.
д.Для использования IP-ядер необходимо выбрать один из доступных компонентов в библиотеке компонентов и пройти процедуру параметризации, выбрав пункт Customize.64Программа функционального и временного моделированияISE Simulator LiteМодуль ISE Simulator Lite может быть использован в качествередактора тестовых воздействий (Graphical Testbench Editor View)и программы функционального и временного моделирования (ISESimulator).Для создания нового теста необходимо в меню Project выбратьпункт New Source.
В появившемся окне следует выбрать пункт TestBench Wave Form. После указания имени файла и ассоциации с тестируемым описанием проекта разработчик может задать дополнительные параметры: интервал моделирования, параметры сигналасинхронизации, шаг моделирования и др. В результате будут созданы тестовые воздействия для входных портов (рис. 19). Разработчикможет изменить воздействие для любого порта с помощью мыши и(или) панели быстрого запуска.Рис. 19. Модуль ISE Simulator Lite в режиме редакторатестовых воздействий65В режиме моделирования (рис. 20) программа ISE SimulatorLite позволяет выполнить моделирование описаний на языкахVHDL и Verilog, визуализирует полученные диаграммы откликовустройства на тестовые воздействия.
Состояние шин может бытьпредставлено в шестнадцатеричном, десятичном (со знаком илибез знака), двоичном или ASCII формате.Рис. 20. Модуль ISE Simulator LiteРедактор ограничений Constraints EditorОграничения представляют собой текстовые инструкции программам размещения и трассировки. Они могут влиять на размещение частей устройства на кристалле ПЛИС, определяют имена цепейи начальное содержимое блочной и распределенной памяти, определяют направление и временные параметры цепей. В САПР Xilinx ISEограничения сохраняются в текстовом формате в файле *.ucf.66Модуль Constraints Editor (рис.
21) обеспечивает:• задание глобальных временных ограничений;• задание временных ограничений для отдельных портов илигрупп портов;• создание групп компонентов и контрольных точек, для которых описываются ограничения;• создание ограничений на начальное состояние динамическихтриггеров, триггеров-защелок, памяти, регистров сдвига.Модуль Constraints Editor предоставляет графический способсоздания и редактирования файла ограничений проекта. Он содержит окно ограничений, в котором перечисляются названия сигналов и задаваемые для них условия.
На вкладке Misc задаютсяначальные состояния триггеров и памяти.Рис. 21. Модуль Constraints Editor67При реализации сложных быстродействующих устройств особоевнимание уделяется заданию временных ограничений для цепей.Для задания временных ограничений должны быть определены сигнал, используемый для синхронизации, и его период. После этогодля каждой цепи можно указать два типа временных ограничений:на время прохождения сигнала от контакта до входа (Pad to Setup) ивремя прохождения сигнала от входа до контакта (Clock to Pad).Время прохождения сигнала от контакта до входа определяетсякак максимально допустимый промежуток времени между событием изменения сигнала на контакте ПЛИС до момента обнаружения этого события на входе первого синхронного элемента памяти(рис. 22, а), требуемый для прохождения сигнала через входныебуферные элементы, цепи и комбинационную логику.Рис. 22.
Время прохождения сигнала:а — от контакта до входа (Pad to Setup); б — от входа до контакта (Clock to Pad)Время прохождения сигнала от входа до контакта определяетсякак максимально допустимый промежуток времени между событием изменения сигнала на входе триггера до момента обнаружениясобытия на контакте ПЛИС, требуемый для переключения триггера(время Clock to Q), прохождения сигнала через цепи, комбинационную логику и выходной буферный элемент (рис. 21, б).68Программы визуализации низкоуровневых описанийRTL Viewer и Technology ViewerМодули RTL Viewer и Technology Viewer используются длясхематического представления синтезированного описания устройства, получаемого после применения синтезатора XilinxSynthesis Technology (XST).
Использование модулей RTL Viewer иTechnology Viewer позволяет:• проанализировать описание после синтеза;• выполнить анализ критических цепей;• выявить способы дальнейшей оптимизации описания.Рис. 23. Модуль RTL ViewerМодуль RTL Viewer визуализирует описание уровня регистровых передач. Это описание является результатом синтеза, однако внем не используются особенности конкретной ПЛИС.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
