F60-67 (1041605), страница 58
Текст из файла (страница 58)
Этот бит не сбрасываетсяаппаратно и должен быть сброшен программно.Бит 0: CCF0: Флаг захвата/сравнения модуля 0 ПМС.Этот бит устанавливается в 1 аппаратно, если происходит захват или совпадение сравниваемыхзначений. Если прерывание от флага CCF разрешено, то установка этого бита приведет кпереходу на процедуру обслуживания прерывания от флага CCF. Этот бит не сбрасываетсяаппаратно и должен быть сброшен программно.Ред. 1.2312C8051F060/1/2/3/4/5/6/7Рисунок 25.11. PCA0MD: Регистр режима ПМСR/WCIDLR/W-R/W-R/W-R/WCPS2Бит 7Бит 6Бит 5Бит 4Бит 3R/WCPS1Бит 2R/WCPS0R/WECFБит 1Бит 0Значениепри сбросе:00000000SFR Адрес: 0xD9SFR страница: 0Бит 7: CIDL: Управление режимом простоя (ожидания) Таймера/Счетчика ПМС.Это бит определяет поведение ПМС в то время, когда МК находится в режиме простоя(ожидания).0: ПМС продолжает нормально функционировать в то время, когда МК находится в режимепростоя (ожидания).1: Работа ПМС приостанавливается в то время, когда МК находится в режиме простоя(ожидания).Биты 6-4: Не используются.
Читаются как 000b. Запись не имеет значения.Биты 3-1: CPS2-CPS0: Выбор сигнала тактирования Таймера/Счетчика ПМС.Эти биты определяют, какой сигнал будет использоваться для тактирования Таймера/СчетчикаПМС.CPS2CPS1CPS0Внутренний сигнал тактирования ПМС000SYSCLK/12001SYSCLK/4010Переполнение Таймера 0Срез (переход из 1 в 0) входного сигнала на внешнем выводе ECI011(макс.
частота = SYSCLK/4)100SYSCLK101Сигнал от внешнего источника, деленный по частоте на 8*110Зарезервировано111Зарезервировано* Сигнал от внешнего генератора, деленный по частоте на 8, синхронизируется с системнымтактовым сигналом.** Минимальная длительность удержания высокого или низкого уровней сигнала на входе ECIсоставляет 2 системных тактовых цикла.Бит 0: ECF: Разрешение прерываний от переполнения Таймера/Счетчика ПМС.Этот бит разрешает/запрещает прерывания от переполнения Таймера/Счетчика ПМС (от флага CF ).0: Прерывания от флага CF (PCA0CN.7) запрещены.1: Прерывания от флага CF (PCA0CN.7) разрешены (если CF (PCA0CN.7) = 1).*Примечание: Для работы таймера ПМС в этом режиме необходимо, чтобы внешний сигнал с частотойEXTCLK/8 был синхронизирован с системным тактовым сигналом и выполнялось условиеEXTCLK/8 ≤ SYSCLK.313Ред.
1.2C8051F060/1/2/3/4/5/6/7Рисунок 25.12. PCA0CPMn: Регистры управления модулями захват/сравнениеR/WPWM16nR/WECOMnR/WCAPPnR/WCAPNnR/WMATnБит 7Бит 6Бит 5Бит 4Бит 3SFR Адрес:SFR страница:R/WTOGnR/WPWMnБит 2R/WECCFnБит 1Значениепри сбросе:00000000Бит 0PCA0CPM0: 0xDA; PCA0CPM1: 0xDB; PCA0CPM2: 0xDC PCA0CPM3: 0xDD; PCA0CPM4: 0xDE; PCA0CPM5: 0xDFPCA0CPM0: стр.0; PCA0CPM1: стр.0; PCA0CPM2: стр.0; PCA0CPM3: стр.0; PCA0CPM4: стр.0; PCA0CPM5: стр.0Бит 7: PWM16n: Включение режима 16-разрядного ШИМ.Этот бит выбирает 16-разрядный режим, если режим ШИМ включен (PWMn = 1).0: Выбран режим 8-разр. ШИМ.1: Выбран режим 16-разр.
ШИМ.Бит 6: ECOMn: Разрешение функции компаратора.Этот бит включает/отключает функцию компаратора модуля n ПМС.0: Компаратор отключен.1: Компаратор включен.Бит 5: CAPPn: Разрешение функции захвата по положительному фронту.Этот бит разрешает/запрещает захват по положительному фронту для модуля n ПМС.0: Захват по положительному фронту запрещен.1: Захват по положительному фронту разрешен.Бит 4: CAPNn: Разрешение функции захвата по отрицательному фронту.Этот бит разрешает/запрещает захват по отрицательному фронту для модуля n ПМС.0: Захват по отрицательному фронту запрещен.1: Захват по отрицательному фронту разрешен.Бит 3: MATn: Разрешение функции определения совпадения.Этот бит включает/отключает функцию определения совпадения для модуля n ПМС.
ЕслиMATn = 1, то совпадение значения счетчика ПМС со значением регистра захвата/сравнениясоответствующего модуля приведет к установке в 1 бита CCFn в регистре PCA0MD.0: Функция определения совпадения отключена.1: Функция определения совпадения включена.Бит 2: TOGn: Разрешение функции инвертирования выхода.Этот бит включает/отключает функцию инвертирования выходного сигнала для модуля n ПМС.Если TOGn = 1, то совпадение значения счетчика ПМС со значением регистра захвата/сравнениясоответствующего модуля приведет к инвертированию логического уровня выходного сигналана внешнем выводе CEXn.0: Функция инвертирования выхода отключена.1: Функция инвертирования выхода включена.Бит 1: PWMn: Включение режима ШИМ.Этот бит включает/отключает функцию ШИМ для модуля n ПМС. Если PWMn = 1, то выходнойШИМ-сигнал появляется на внешнем выводе CEXn.
Если PWM16n = 0, то используется режим 8-разр.ШИМ; если PWM16n = 1. то используется режим 16-разр. ШИМ. Если TOGn = 1, то модуль работает врежиме выхода заданной частоты.0: Функция ШИМ отключена.1: Функция ШИМ включена.Бит 0: ECCFn: Разрешение прерываний от флага захвата/сравнения (CCFn).Этот бит разрешает/запрещает прерывания от флага захвата/сравнения (CCFn).0: Прерывания от флага CCFn запрещены.1: Прерывания от флага CCFn разрешены.Ред.
1.2314C8051F060/1/2/3/4/5/6/7Рисунок 25.13. PCA0L: Младший байт таймера/счетчика ПМСR/WR/WR/WR/WR/WR/WR/WR/WЗначениепри сбросе:Бит 6Бит 5Бит 4Бит 3Бит 2Бит 1Бит 0SFR Адрес: 0xF9SFR страница: 000000000Бит 7Биты 7-0: PCA0L: Младший байт таймера/счетчика ПМС.Регистр PCA0L содержит младший байт (МЗБ) 16-разрядного таймера/счетчика ПМС.Рисунок 25.14. PCA0H: Старший байт таймера/счетчика ПМСR/WR/WR/WR/WR/WR/WR/WR/WБит 6Бит 5Бит 4Бит 3Бит 2Бит 1Бит 0Значениепри сбросе:00000000Бит 7Биты 7-0: PCA0H: Старший байт таймера/счетчика ПМС.Регистр PCA0H содержит старший байт (СЗБ) 16-разрядного таймера/счетчика ПМС.315Ред.
1.2SFR Адрес: 0xFASFR страница: 0C8051F060/1/2/3/4/5/6/7Рисунок 25.15. PCA0CPLn: Младший байт модуля захвата ПМСR/WR/WR/WR/WR/WR/WR/WR/WБит 6Бит 5Бит 4Бит 3Бит 2Бит 1Бит 0Значениепри сбросе:00000000Бит 7SFR Адрес:SFR страница:PCA0CPL0: 0xFB; PCA0CPL1: 0xFD; PCA0CPL2: 0xE9 PCA0CPL3: 0xEB; PCA0CPL4: 0xED; PCA0CPL5: 0xE1PCA0CPL0: стр.0; PCA0CPL1: стр.0; PCA0CPL2: стр.0; PCA0CPL3: стр.0; PCA0CPL4: стр.0; PCA0CPL5: стр.0Биты 7-0: PCA0CPLn: Младший байт модуля захвата ПМС.Регистр PCA0CPLn содержит младший байт (МЗБ) 16-разрядного модуля захвата n.Рисунок 25.16.
PCA0CPHn: Старший байт модуля захвата ПМСR/WR/WR/WR/WR/WR/WR/WR/WБит 6Бит 5Бит 4Бит 3Бит 2Бит 1Бит 0Значениепри сбросе:00000000Бит 7SFR Адрес:SFR страница:PCA0CPH0: 0xFC; PCA0CPH1: 0xFD; PCA0CPH2: 0xEA PCA0CPH3: 0xEC; PCA0CPH4: 0xEE; PCA0CPH5: 0xE2PCA0CPH0: стр.0; PCA0CPH1: стр.0; PCA0CPH2: стр.0; PCA0CPH3: стр.0; PCA0CPH4: стр.0; PCA0CPH5: стр.0Биты 7-0: PCA0CPHn: Старший байт модуля захвата ПМС.Регистр PCA0CPHn содержит старший байт (СЗБ) 16-разрядного модуля захвата n.Ред.
1.2316C8051F060/1/2/3/4/5/6/726. ИНТЕРФЕЙС JTAG (IEEE 1149.1)Каждый МК имеет встроенный интерфейс JTAG и логику поддержки граничного сканирования,предназначенные для производственных испытаний и внутрисистемного тестирования, выполнения операцийчтения и записи Flash-памяти, а также для проведения «неразрушающей» внутрисхемной отладки.
ИнтерфейсJTAG полностью соответствует спецификации IEEE 1149.1. Эта спецификация содержит подробнуюинформацию об интерфейсе тестирования и архитектуре граничного сканирования. Работа с регистром команд(IR) и регистром данных (DR) интерфейса JTAG описана в разделе «Test Access Port and Operation» (порттестового доступа и работа в режиме тестирования) спецификации IEEE 1149.1.Для работы с интерфейсом JTAG используются четыре специальных вывода МК: TCK, TMS, TDI иTDO.Используя 16-разрядный регистр команд интерфейса JTAG (IR), можно подавать любую из восьмикоманд, показанных на рис.26.1. Имеется три регистра данных (DR), связанных с работой интерфейсаграничного сканирования, и четыре регистра данных, связанных с выполнением операций чтения/записи Flashпамяти МК.Рисунок 26.1.
IR: Регистр команд интерфейса JTAGЗначениепри сбросе:0x0000Бит 15Бит 0Значение IRКоманда0x0000EXTEST0x00020x00040xFFFF0x00820x0083SAMPLE/PRELOADIDCODEBYPASSFlash ControlFlash Data0x0084Flash Address0x0085Flash Scale317ОписаниеВыбирает регистр данных интерфейса граничного сканирования дляуправления всеми выводами МК и наблюдения за ними.Выбирает регистр данных интерфейса граничного сканирования дляопроса его защелок и их предварительной установкиВыбирает регистр идентификатора устройстваВыбирает регистр-шунт (BYPASS регистр данных)Выбирает регистр FLASHCON для управления реакцией логикиинтерфейса на операции чтения/записи в регистр FLASHDATВыбирает регистр FLASHDAT для выполнения операцийчтения/записи Flash-памятиВыбирает регистр FLASHADR,который хранит адреса для всехопераций чтения/записи/стирания Flash-памятиВыбирает регистр FLASHSCL, который управляет ждущим таймероммодуля Flash-памяти и включает/выключает режим постоянного чтенияFlash-памяти.Ред.
1.2C8051F060/1/2/3/4/5/6/726.1. Граничное сканированиеРегистр данных интерфейса граничного сканирования представляет собой 126-разрядный регистрсдвига в МК C8051F060/2/4/6 и 118-разрядный регистр сдвига в МК C8051F061/3/5/7. Этот регистр позволяетуправлять всеми выводами МК, SFR шиной и слаботоковыми подтягивающими резисторами, а такжеопределять их состояние. Для этого используются команды EXTEST и SAMPLE.Таблица 26.1.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
