F40-43a (1041604), страница 39
Текст из файла (страница 39)
1.3204C8051F040/1/2/3Рисунок 17.11. P0: Регистр данных Порта 0R/WP0.7R/WP0.6R/WP0.5R/WP0.4R/WP0.3R/WP0.2R/WP0.1R/WP0.0Бит 7Бит 6Бит 5Бит 4Бит 3Бит 2Бит 1Бит 0(доступен в битовомрежиме адресации)Значениепри сбросе:11111111SFR Адрес: 0x80SFR страница: ВсеБиты 7-0: P0.[7:0]: Биты выходной защелки порта 0.(Запись – выходной сигнал появляется на внешних выводах в зависимости от состояниярегистров XBR0, XBR1, XBR2 и XBR3)0: Выход в состоянии лог.
01: Выход в состоянии лог. 1 (в высокоимпедансном состоянии, если соответствующийбит P0MDOUT.n = 0)(Чтение – независимо от состояния регистров XBR0, XBR1, XBR2 и XBR3).0: На выводе P0.n низкий логический уровень.1: На выводе P0.n высокий логический уровень.Примечание: P0.7 (/WR), P0.6 (/RD) и P0.5 (ALE) могут управляться интерфейсом внешней памяти данных(см. раздел 16). Информация о настройке матрицы для доступа к внешней памяти приведена на рис.17.9.Рисунок 17.12.
P0MDOUT: Регистр настройки выходов Порта 0R/WR/WR/WR/WR/WR/WR/WR/WБит 6Бит 5Бит 4Бит 3Бит 2Бит 1Бит 0Значениепри сбросе:00000000Бит 7SFR Адрес: 0xA4SFR страница: FБиты 7-0: P0MDOUT.[7:0]: Биты настройки выходного драйвера порта 0.0: Соответствующий вывод P0.n настроен как выход с открытым стоком.1: Соответствующий вывод P0.n настроен как цифровой двухтактный выход.Примечание: Если сигналы SDA, SCL, RX0 (УАПП0 в режиме 0) и RX1 (УАПП1 в режиме 0) появляются налюбых выводах портов, то каждый из этих выводов будет настроен как выход с открытымстоком.205Ред. 1.3C8051F040/1/2/3Рисунок 17.13.
P1: Регистр Порта 1R/WP1.7R/WP1.6R/WP1.5R/WP1.4R/WP1.3R/WP1.2R/WP1.1R/WP1.0Бит 7Бит 6Бит 5Бит 4Бит 3Бит 2Бит 1Бит 0(доступен в битовомрежиме адресации)Значениепри сбросе:11111111SFR Адрес: 0x90SFR страница: ВсеБиты 7-0: P1.[7:0]: Биты выходной защелки порта 1.(Запись – выходной сигнал появляется на внешних выводах в зависимости от состояниярегистров XBR0, XBR1, XBR2 и XBR3)0: Выход в состоянии лог. 01: Выход в состоянии лог.
1 (в высокоимпедансном состоянии, если соответствующийбит P1MDOUT.n = 0)(Чтение – независимо от состояния регистров XBR0, XBR1, XBR2 и XBR3).0: На выводе P1.n низкий логический уровень.1: На выводе P1.n высокий логический уровень.Примечание:1: P1.[7:0] можно настроить как входы АЦП2 AIN2.[7:0]. В этом случае они «пропускаются» матрицей впроцессе назначения выводов портов и отключаются их цепи тока цифрового входа, в зависимости отзначения регистра P1MDIN (см. рис.17.14).
Следует иметь ввиду, что в аналоговом режиме режим работывыходных драйверов выводов определяется защелкой порта 1 и регистром P1MDOUT (см. рис.17.15).Подробная информация относительно АЦП2 приведена в разделе 7.2: P1.[7:0] могут управляться интерфейсом внешней памяти данных(как адреса [15:8] внемультиплексированном режиме). Подробная информация относительно интерфейса внешней памятиприведена в разделе 16.Рисунок 17.14. P1MDIN: Регистр настройки входов Порта 1R/WR/WR/WR/WR/WR/WR/WR/WЗначениепри сбросе:Бит 6Бит 5Бит 4Бит 3Бит 2Бит 1Бит 0SFR Адрес: 0xADSFR страница: F11111111Бит 7Биты 7-0: P1MDIN.[7:0]: Биты выбора режима входов Порта 1.0: Вывод порта настроен как аналоговый вход.
Цепь цифрового входа отключена (чтение бита портавсегда возвратит значение ‘0’). Слаботоковая подтяжка вывода отключена.1: Вывод порта настроен как цифровой вход. Результатом чтения бита порта будет логическийуровень на внешнем выводе. Состояние слаботоковой подтяжки определяется битом WEAKPUD(XBR2.7, см. рис.17.9).Ред. 1.3206C8051F040/1/2/3Рисунок 17.15. P1MDOUT: Регистр настройки выходов Порта 1R/WR/WR/WR/WR/WR/WR/WR/WБит 6Бит 5Бит 4Бит 3Бит 2Бит 1Бит 0Значениепри сбросе:00000000Бит 7SFR Адрес: 0xA5SFR страница: FБиты 7-0: P1MDOUT.[7:0]: Биты настройки выходного драйвера порта 1.0: Соответствующий вывод P1.n настроен как выход с открытым стоком.1: Соответствующий вывод P1.n настроен как цифровой двухтактный выход.Примечание: Если сигналы SDA, SCL, RX0 (УАПП0 в режиме 0) и RX1 (УАПП1 в режиме 0) появляются налюбом выводе порта P1, то каждый из этих выводов будет настроен как выход с открытымстоком.Рисунок 17.16.
P2: Регистр данных Порта 2R/WP2.7R/WP2.6R/WP2.5R/WP2.4R/WP2.3R/WP2.2R/WP2.1R/WP2.0Бит 7Бит 6Бит 5Бит 4Бит 3Бит 2Бит 1Бит 0(доступен в битовомрежиме адресации)Значениепри сбросе:11111111SFR Адрес: 0xA0SFR страница: ВсеБиты 7-0: P2.[7:0]: Биты выходной защелки порта 2.(Запись – выходной сигнал появляется на внешних выводах в зависимости от состояниярегистров XBR0, XBR1, XBR2 и XBR3)0: Выход в состоянии лог. 01: Выход в состоянии лог. 1 (в высокоимпедансном состоянии, если соответствующийбит P2MDOUT.n = 0)(Чтение – независимо от состояния регистров XBR0, XBR1, XBR2 и XBR3).0: На выводе P2.n низкий логический уровень.1: На выводе P2.n высокий логический уровень.Примечание: P2.[7:0] могут управляться интерфейсом внешней памяти данных (как разряды адреса [15:8]в мультиплексированном режиме, или как разряды адреса [7:0] в немультиплексированном режиме).Подробная информация относительно интерфейса внешней памяти приведена в разделе 16.207Ред.
1.3C8051F040/1/2/3Рисунок 17.17. P2MDIN: Регистр настройки входов Порта 2R/WR/WR/WR/WR/WR/WR/WR/WЗначениепри сбросе:Бит 6Бит 5Бит 4Бит 3Бит 2Бит 1Бит 0SFR Адрес: 0xAESFR страница: F11111111Бит 7Биты 7-0: P2MDIN.[7:0]: Биты выбора режима входов Порта 2.0: Вывод порта настроен как аналоговый вход. Цепь цифрового входа отключена (чтение бита портавсегда возвратит значение ‘0’). Слаботоковая подтяжка вывода отключена.1: Вывод порта настроен как цифровой вход. Результатом чтения бита порта будет логическийуровень на внешнем выводе.
Состояние слаботоковой подтяжки определяется битом WEAKPUD(XBR2.7, см. рис.17.9).Рисунок 17.18. P2MDOUT: Регистр настройки выходов Порта 2R/WR/WR/WR/WR/WR/WR/WR/WБит 6Бит 5Бит 4Бит 3Бит 2Бит 1Бит 0Значениепри сбросе:00000000Бит 7SFR Адрес: 0xA6SFR страница: FБиты 7-0: P2MDOUT.[7:0]: Биты настройки выходного драйвера порта 2.0: Соответствующий вывод P2.n настроен как выход с открытым стоком.1: Соответствующий вывод P2.n настроен как цифровой двухтактный выход.Примечание: Если сигналы SDA, SCL, RX0 (УАПП0 в режиме 0) и RX1 (УАПП1 в режиме 0) появляются налюбом выводе порта P2, то каждый из этих выводов будет настроен как выход с открытымстоком.Ред.
1.3208C8051F040/1/2/3Рисунок 17.19. P3: Регистр данных Порта 3R/WP3.7R/WP3.6R/WP3.5R/WP3.4R/WP3.3R/WP3.2R/WP3.1R/WP3.0Бит 7Бит 6Бит 5Бит 4Бит 3Бит 2Бит 1Бит 0(доступен в битовомрежиме адресации)Значениепри сбросе:11111111SFR Адрес: 0xB0SFR страница: ВсеБиты 7-0: P3.[7:0]: Биты выходной защелки порта 3.(Запись – выходной сигнал появляется на внешних выводах в зависимости от состояниярегистров XBR0, XBR1, XBR2 и XBR3)0: Выход в состоянии лог. 01: Выход в состоянии лог.
1 (в высокоимпедансном состоянии, если соответствующийбит P3MDOUT.n = 0)(Чтение – независимо от состояния регистров XBR0, XBR1, XBR2 и XBR3).0: На выводе P3.n низкий логический уровень.1: На выводе P3.n высокий логический уровень.Примечание: P3.[7:0] могут управляться интерфейсом внешней памяти данных(как AD[7:0] вмультиплексированном режиме, или как D[7:0] в немультиплексированном режиме).
Подробнаяинформация относительно интерфейса внешней памяти приведена в разделе 16.Рисунок 17.20. P3MDIN: Регистр настройки входов Порта 3R/WR/WR/WR/WR/WR/WR/WR/WБит 6Бит 5Бит 4Бит 3Бит 2Бит 1Бит 0Значениепри сбросе:11111111Бит 7SFR Адрес: 0xAFSFR страница: FБиты 7-0: P3MDIN.[7:0]: Биты выбора режима входов Порта 3.0: Вывод порта настроен как аналоговый вход. Цепь цифрового входа отключена (чтение бита портавсегда возвратит значение ‘0’). Слаботоковая подтяжка вывода отключена.1: Вывод порта настроен как цифровой вход.
Результатом чтения бита порта будет логическийуровень на внешнем выводе. Состояние слаботоковой подтяжки определяется битом WEAKPUD(XBR2.7, см. рис.17.9).209Ред. 1.3C8051F040/1/2/3Рисунок 17.21. P3MDOUT: Регистр настройки выходов Порта 3R/WR/WR/WR/WR/WR/WR/WR/WБит 6Бит 5Бит 4Бит 3Бит 2Бит 1Бит 0Значениепри сбросе:00000000Бит 7SFR Адрес: 0xA7SFR страница: FБиты 7-0: P3MDOUT.[7:0]: Биты настройки выходного драйвера порта 3.0: Соответствующий вывод P3.n настроен как выход с открытым стоком.1: Соответствующий вывод P3.n настроен как цифровой двухтактный выход.17.2. Порты 4…7 (только C8051F040/2)Все выводы портов Р4 – Р7 могут быть доступны как выводы ввода/вывода общего назначения путемчтения и записи соответствующих регистров данных портов (см. рис.17.22, рис.17.24, рис.17.26 и рис.17.28), ккоторым можно обращаться как в побитном, так и в побайтном режимах адресации.Чтение регистра данных порта (или бита порта) всегда возвратит в качестве результата логическоесостояние на самом выводе порта независимо от того, назначен данный порт матрицей какому-либо цифровомумодулю или нет.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
