Шишкин Г.Г., Шишкин А.Г. - Электроника (1006496), страница 50
Текст из файла (страница 50)
ЛЭ арсенид-галлиевых ИС наМЕП-транзисторах (транзисторах с контактом металл-полупроводник) с каналами п-типа обладают сверхвысоким быстродействием. В основе ЛЭ на ПТ лежат инверторы (ключи) нап-канальных МДП -транзисторах и комплементарных транзисторах (раздел9.3).Рассмотрим логические элементы И-НЕ иИЛИ- НЕ на п-канальных и комплементарных транзисторах.В отличие от элементарного инвертора (ключа) (см. рис.9.5)в ЛЭ И- НЕ вместо одного включено т активных транзисторов,которые при той же структуре и напряжениях дают в т раз меньший ток. На рис.9.17изображен ЛЭ И-НЕ с двумя последовательно включенными активными транзисторамиодин пассивный VТп[6].Если на вход1VT0 1 и VT 02 и2, или на обаили входвхода одновременно подать напряжение низкого уровняu0 ,толибо один из соответствующих транзисторов, или оба транзистораVT 01иVT 02закрыты, ток через пассивный транзисторVT пне протекает и на выходе устанавливается напряжение высокого уровня И 1 = иипl.
Если же на ВХОДЫ поступает напряжениеИ 1 , то все активные транзисторы открыты и на выходе устанавливается напряжениеuo.Рассматриваемые логические элементы имеют приблизительно те же характеристики и параметры, что и инвертор на рис.9.5,если ввести эффективную удельную крутизну активного транзистора КаэФ=Ка/т, где Ка-удельнаякрутизна отдельного транзистора.Передаточныехарактеристики,напряжение и помехоустойчивость ЛЭ определяются отношением Кп/Каэф (Кп-эфС=А·Вфективная удельная крутизна пассивноготранзистора).Чтобысохранитьэтихарактеристики неизменными, ЛЭ должен иметь параметр Кпf Ка вт раз меньше, чем у инвертора. На практике этоВхо~1А~~хо~~-Иип2отношение уменьшают за счет Кп, однако при этом пропорционально т увели-Рис.9.17270Раздел2.ИНТЕГРАЛЬНЫЕ СХЕМЫчивается время переключения, т. е. быстродействие получаетсяхуже, чем у отдельного инвертора.
Быстродействие можно сохранить на уровне инвертора, но при этом повышается уровень логического нуляu0 и снижается помехоустойчивость.Для реализации логической ощ~рации ИЛИ- НЕ применяется параллельное включение активных транзисторов. Если хотябы на один из входов подается напряжение И 1 , то соответствующий активный транзистор открыт и на выходе устанавливается0 • При Ивых =0 на всех выходах все активныепотенциалuuтранзисторы закрыты и на выходе устанавливается напряжение И 1 , равное напряжению питания.Передаточная характеристика, напряженияu0 , И1и помехоустойчивость будут такими же, как у инвертора при И вх =u 0 наодном из входов и изменяющемся напряжении на другом.
Если0на обоих входах напряжение изменяется одновременно, тоuуменьшается и помехоустойчивость растет.В отличие от элемента И-НЕ быстродействие ИЛИ-НЕ выше и мало зависит от числа его входов, поскольку емкости транзисторов ЛЭ составляют лишь малую часть общей емкости Сн.ЛЭ на комплементарных транзисторах И-НЕ (рис.следовательнымипараллельнымвключением9.18,а) с посоответственноп-канальных и р-канальных транзисторов соответственно имеют характеристики и параметры, близкие к инвертору, представленному на рис.9.8,а,эффективная удельная крутизнатранзисторов которого кпэф = Кп/т, кр эф= тКР (индекс п относится к п-канальному, ар-кр-канальному МДП·транзистору).
При тех же геометрических размерах транзисторов, что и в+ИипВход1vтр 10--+--------'в~од 2 \,Вход1vтnlб)а)Рис.9.18vтР2j Выход~;::J о~vт.,Глава9.Цифровые интегральные схемы271инверторе, ток, задаваемый п-канальными транзисторами в открытом состоянии, уменьшается в· т раз, а ток, задаваемыйр-канальными транзисторами, увеличивается вт раз. С ростомт отношение КпэФ/КрэФ уменьшается и помехоустойчивостьИ~ падает. С изменением т средняя временная задержка изменяется сравнительно незначительно110на п-канальных транзисторах.
Для т ~сравнению с элементом5 средняязадержка растет пропорционально т.Функция ИЛИ- НЕ реализуется с помощью параллельноговключения п-канальных и последовательного включения р-канальных транзисторов (рис.9.18,б). В этом логическом элементе параметры кпэф и кр эф в сравнении с инвертором равны кпэф ==тКп, КрэФ=Кр/т. С ростом т уменьшается помехоустойчи-вость по логическому нулюug , в противоположность предыдущему случаю, когда уменьшается помехоустойчивость И~ пологической единице.
Средняя временная задержка увеличивается пропорционально т, т. е. сильнее по сравнению с элементом И-НЕ. Последние с точки зрения быстродействия являются более предпочтительными, чем ЛЭ ИЛИ- НЕ.Помимо рассмотренных ЛЭ на МДП-транзисторах используются также так называемые динамические схемы, в которых происходит кратковременное запоминание информации с использованиемконденсаторов,сформированных емкостямисамихтранзисторов с индивидуальными каналами.В логических элементах сверхбыстродействующих ИС используются МЕП-транзисторы на основе9. 7.GaAs.Элементы полупроводниковых запоминающих устройствЦифровые полупроводниковые ИС памяти используются воперативных (ОЗУ) и постоянных (ПЗУ) запоминающих устройствах.ПЗУ хранят информацию при отключении источника питания,тогда как в ОЗУ она теряется.
Статические ОЗУ памяти могут хранить информацию в течение длительного времени, а динамические ОЗУ-ограниченное время. Статические ОЗУ обладаютмаксимальным быстродействием, а динамические ОЗУ обеспечивают максимальную информационную емкость и минимальную потребляемую мощность. Большая часть БИС памяти создаются на МДП-транзисторах, а ИС памяти-на биполярныхРаздел2722.ИНТЕГРАЛЬНЫЕ СХЕМЫтранзисторах, которые обладают повышенным быстродействием, но меньшей информационной емкостью.Оперативные ЗУ состоят из накопителя и схем управления.Данные, которые необходимо запомнить, хранятся в накопителе. Схемы управления включают усилители, разного рода ключи, коммутаторы, дешифраторы и т. д.Накопитель состоит из элементов памяти в основном на базебистабильных ячеек (см.
п.9.4),каждая из которых хранит одинбит информации, соответствующей хранению логических О и1.Чаще всего бистабильная ячейка представляет собой симметричный триггер, содержащий два инвертора с перекрестнымиобратными связями; выход первого инвертора соединен со входом второго, а выход второго-со входом первого.В 03-У используется достаточно много типов запоминающихячеек, некоторые из них, наиболее распространенные, представлены на рис.9.19.Ячейка на МДП-транзисторах с р-каналами представляет собой триггер (транзисторыVT 5иVT 6 ,VT 1 -VT4 )с управляющими ключамисоединенных шинами столбца У' и У" (рис.9.19,а).При отсутствии выборки напряжение на шине Х близко к нулю,транзисторы VТ 5 и VТ 6 закрыты, триггер отключен от шин столбца и элемент памяти хранит ранее записанную информацию.При записи информации на одну из шин столбца подают на0 , а на другую напряжение U 1 , после этого на адпряжениеuресную шину Х поступает положительный импульс с амплитудой, близкой к напряжению источника питания И ип' которыйоткрывает транзисторыVT 5 и VT 6 ив точках А и В устанавлива-У"У'1г-n1 г-Т-зiV_____.,-,Су1___1Ехте1 12С 1 =*==*=С11-r-1...L..ххO-u-ееа)б)Рис.9.19Глава9.Цифровые интегральные схемы273ются такие же напряжения, что и на шинах У', У", и триггер находится в необходимом состоянии.В режиме считывания при поступлении на шину Х импульсавыборкиVT 5иVT 6отпираются и на шинах столбца устанавли-ваются напряжения, соответствующие состоянию триггера(U01на одной из шин и И на другой), которые воспринимаются усилителем считывания.
Таким образом, импульс на адресной шине в обоих режимах играет роль тактового импульса.На рис.9 .19,б изображена запоминающая ячейка динамического типа, в которой информация сохраняется с помощью конденсаторов С 1 и С 2 , сформированных транзисторами. Алгоритмзаписи и считывания аналогичен предыдущему случаю.При записи на шины У' и У" поданы соответственно уровни Ои-f:c =И 1 • Уровень-f:c через ключ VT 4 поступает на затвор VT 1'который будет открыт. На затворVT 2подается уровень О и онбудет закрыт. На емкостях С 1 и С 2 напряжения будут иметь значения соответственно Иci =тогоVT 2-f:c,И с 2 = О. Остаточный ток запермал, и конденсатор С 1 будет разряжаться очень медленно.
Следовательно, И ci и И с 2 будут сохраняться длительноевремя.Для поддержания напряжения на емкости постоянным приее неизбежном разряде при считывании осуществляют регенерацию,т. е.периодическипроизводят запись того жекода.Динамические запоминающие ячейки из-за отсутствия источника питания в режиме храненияне потребляют мощности, поэтомуони экономичнее статических.ЗапоминающиеячейкиМДП(МОП)-транзисторахмичнееикомпактнеепонаэконосравнению с ячейками на биполярныхтранзисторах.Однако последниеобладают лучшим быстродействием, чем МДП-ячейки.Среди ВТ наибольшее распространение получили ячейки памяти статического типа.
Пример такой ячейки на основе МЭТ VT 1 иVT 2 изображен на рис. 9.20 [6]. Шина строки Х' выполняет также рольРис.9.20Раздел2742.ИНТЕГРАЛЬНЫЕ СХЕМЫлинии питания, на нее подается минусовой потенциал. Эмиттеры Э 12 и Э 22 соединены с шинами столбца У' и У" и применяютсядля записи и считывания.Вторая шина строки Х", которая также используется какшина питания, на нее подается плюс. Транзисторывместе с генераторамиIVT 3иVT 4у и резисторами не входят в эле~ент памяти и служат для его управления.В режиме хранения при одном устойчивом состояниикрыт и насыщен, аz И~п =Их"-VT 2 закрыт,т.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
