58 Характеристики и классификация ПЛИС (1006301)

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла

58 Характеристики и классификация ПЛИС. Структура программируемых логических устройств (PLA, PROM, PAL, CPLD) и семейства ПЛИС данных структур. Разработка цифровых устройств на основе ПЛИС фирмы Altera в Сапр Quartus II.

ПЛИС (программируемая логическая интегральная схема) является высокотехнологичной перспективной элементной базой при разработке высокопроизводительных цифровых устройств.

Область применения:

• Цифровая обработка сигнала

• Телекоммуникации и сетевые решения

• Видео обработка

• Промышленное оборудование

• Измерительная и медицинская техника

• Спец аппаратура

Главное отличительное свойство ПЛИС – это возможность их настройки на выполнение заданных функций самим пользователем.

Характеристики ПЛИС:

• Низкая стоимость

• Высокое быстродействие

• Значительные функциональные возможности

• Многократность перепрограммирования

• Низкая потребляемая мощность

• Малое время разработки цифровых устройств на основе ПЛИС даже для сложных проектов.

Ведущие мировые производители ПЛИС:

• Xilinx

• Altera

Классификация ПЛИС по структурному признаку. Она дает наиболее полное представление о классе задач, пригодных для решения на той или иной ПЛИС. Основной критерий – наличие, вид и способы коммутации элементов логических матриц.

Рис 1

Обще принятая оценка логической емкости ПЛИС – число эквивалентных вентилей, определяемое как среднее число вентилей 2и-не. Эта оценка условно, так как ПЛИС не содержат вентили 2и-не в чистом виде, но для проведения сравнительного анализа различных архитектур она пригодна.

Простые программируемые логические устройства ППЛУ.

Структуру большинства ППЛУ условно можно представить в виде совокупности двух матриц взаимно ортогональных проводников:

• Матрица И (м-и)

• Матрица ИЛИ (м-или).

Входные сигналы обычно поступают на парофазные входные м-и, которые на ортогональных шинах позволяют реализовать любые конъюнкции входных переменных. Выходные м-и соединены с входными м-или, которые на входах реализуют дизъюнкции поступающих сигналов. Совокупность выходных шин и образует множество промежуточных шин.

В зависимости от того, какая матрица программируется ППЛУ принято делить на 4 класса:

• ПЛМ/ PLA;

• ППЗУ/PROM;

• ПМЛ/PAL

• ПМ/PM.

В ПЛМ (рис 2) программируются обе матрицы (примеры: отечественные схемы К556 РТ1, РТ2, РТ21). Недостаток – слабое использование ресурсов программируемой м-и.

Рис 2 ПЛМ

В ППЗУ (рис 3) М-и постоянно настроена на функции полного дешифратора, а программируется только м-или.

Рис 3 ППЗУ

В структуре ПМЛ (рис 4) программируется только м-и, а м-или имеет фиксированную настройку, при которой q промежуточных шин связывается с одним выходом. Это позволяет м-ии реализовывать в виде совокупности q – входовых дизъюнкторов. Упрощение м-или позволило добавить в структуры ПМЛ цепи обратной связи и выходные буферы.

Рис 4 ПМЛ

- фиксированное соединение

Выходные буферы ПМЛ представляют собой программируемые макроячейки, которые определяют архитектуру ПМЛ. Макроячейки могут включать:

• Выходной инвертер с з-мя состояниями;

• Триггеры различного типа;

• Вентили «исключающее или»

• И др.

В соответствие с типом выходной макроячейки ПМЛ делят на функциональные группы:

1. Комбинационные

2. Регистровые

3. Универсальные

4. Асинхронные и др.

В свою очередь производители делят ПМЛ на семейства, в которых выделяют серии устройств, причем в одной серии могут встречаться устройства из разных функциональных групп.

ПМЛ имеют архитектуру удобную для реализации цифровых автоматов. К ним относятся большинство ПЛИС небольшое степени интеграции.

Пример:

Отечественные ИС КМ1556ХП4, ХП6, ХП8, ХЛ8

Ранние разработки (середина-конец 80-х) ПЛИС фирм Intel, Altera, AMD, Lattice.

Разновидностью ПМЛ являются ПЛИС, имеющие только одну программируемую м-и. (85С508 Intel).

ПЛИС структуры ПЛС подобны ПЛМ, а ОМЛ – ПМЛ.

ПЛИС типа ПМ содержат единственную программируемую матрицу и-не или или-не, но за счет многочисленных инверсных обратных связей способна формировать сложные логические функции.

Пример:

Матрица и-не – ПЛИС PLHS501, PLH502 Signetics

Матрица или-не – Exel XL78S800

Сложные программируемые логические устройства CPLD.

CPLD приныто называть микросхемы высокой степени интеграции (до 12800 эквивалентных вентилей, до 512 макроячеек), структура которых представляет собой совокупность функциональных блоков (functional block FB) с архитектурой ПМЛ (т.е.е программируемые м-и, фиксированные м-или и макроячейки), объединенных программируемой матрицей переключений (switch matrix SM ).

Рис 5 Обобщенная структура СПЛУ

Каждый FB имеет свое множество двунаправленных выводов, по которому поступают обрабатываемые сигналы из матрицы переключений и в нее. Основные логические преобразования выполняются в FB, а матрица переключений SM служит для передачи сигналов между FB. Кроме того, структура CPLD включает специальные входы, которые связаны с SM и со всеми FB. Эти входы обычно используются для глобальных сигналов управления устройством:

• d_c – для синхронизации

• d_oe – для управления выходными буферами

• d_I – используются как обычные логический входы.

Недостатки:

1. Передача сигналов между FB связана с использованием ресурсов SM

2. Значительное возрастание площади SM при увеличение числа FB и внешних выводов

Достоинства:

1. Высокое быстродействие, так как обрабатываемые сигналы только один раз (при вводе) проходят через матрицу SM.

2. Возможность прямого управления каждой выходной макроячейкой своим внешним выводом.

Примеры:

AMD – КМОП макроматрицы высокой плотности.

Altera – многократные матричные таблицы (multiple array matrix – MAX) семейств MAX3000, MAX7000, MAX9000.

– flash-устройства

Xlilinx – XC7000, XC9500, XC9500XL, XC9500XV, CollRunner XPLA3, CollRunner-II/

Фирмы Atmel, Vantis, Lucent.

Разработка цифровых устройств на основе ПЛИС фирмы Altera в Сапр Quartus II.

Основные возможности пакета Quartus II:

• Различные способы ввода поведенческих структурных описаний проекта

• Интегрированные средства помощи для создания сложных проектов Mega Wizard & SOPC

• Система синтеза

• Система размещения внутренних ресурсов и разводки ПЛИС

• Система моделирования

• Система временного анализа и анализа потребляемой энергии

• Система программирования ПЛИС

• Средства оптимизации быстродействия LogicLock

• Система интеграции с другими САПР

• Система проектирования блоков Цифровой обработки сигналов(DSP)

• Интегрированные средства разработки ПО для микро-ЭВМ

• Поддержка использования IP-модулей

• Поддержка ОС – Windows, Solaris, HPUS, Linux

Способы ввода описания проекта:

• В рамках пакета Quartus

• Текстовый ввод (VHDL, AHDL, Verilog)

• Редактор памяти (Hex, Mif)

• Схемный ввод

• Возможность ввода проекта в других САПР (EDIF, HDL, VQM)

• Возможность использования мегафункций и IP- модулей

• Смешанный способ

Текстовый ввод описания проекта:

• Используемые языки

• AHDL (Altera Hardware Design Language), расширение *.tdf

• VHDL (Verilog Hardware Design Language), расширение *.vhd

• Verilog - расширение *.v

Схемный ввод описания проекта:

При схемном вводе описания проекта могут использоваться:

• Простейшие логические элементы

• Параметризируемые модули

• Мега-функции Altera

• Ранее созданные компоненты (тестовым и др. способами)

Основные определения

Блочно-иерархический подход к проектированию заключается в выделении для сложного объекта иерархических уровней сложности и разделении процесса проектирования на соответствующие им этапы – иерархические уровни проектирования.

Например, для БИС можно выделить следующие иерархические уровни сложности:

1. БИС; 2. функциональный блок; 3. функциональный узел; 4. функциональная ячейка; 5. логический элемент; 6. компонент.

БИС представляется на первом уровне проектирования как «черный ящик», на втором – укрупненной схемой с элементами в виде функциональных блоков, на третьем - функциональной схемой, элементы которой функциональные узлы (регистры, счетчики, сумматоры, дешифраторы и т. д.), на четвертом – в виде совокупности функциональных ячеек (топологически законченных аналоговых или цифровых элементов библиотеки, например триггеров), на пятом - в виде логической электрической схемы с логическими элементами (например, И-НЕ, ИЛИ-НЕ, И, ИЛИ), на шестом - электрической схемы, как совокупности компонентов (транзисторов, резисторов, конденсаторов).

При блочно-иерархическом подходе проектируется не весь сложный объект целиком, а на каждом уровне в соответствии с выбранным способом декомпозиции проектируются определенные функциональные составные части объекта с соответствующей степенью детализации. С каждым иерархическим уровнем получаем большую степень детализации.

Различают две стратегии проектирования: нисходящее проектирование (сверху вниз, когда задачи верхних иерархических уровней проектирования решаются до задач нижних уровней) и восходящее (снизу вверх при противоположной последовательности решения задач). Выбор той или иной стратегии в основном определяется постановкой задачи на проектирование, объемом исходной информации и техническими требованиями к проектируемому объекту.

Программа САПР Quartus II использует блочно-иерархический подход.

Проект в пакете Quartus представляет собой полный набор файлов проекта, файлов назначений, файлов моделирования, системных установок и информации об иерархической структуре проекта.

Алгоритм проектирования в САПР Quartus II

Порядок действий при нисходящей иерархической методологии проектирования.

1. Создается общая блок-схема верхнего уровня иерархии;

2. Файлы описания проекта создаются в текстовом и графическом редакторах пакета;

3. Выполняются описание отдельных составляющих проекта;

4. Файлы проекта объединяются;

5. Определяются и анализируются требования к временным характеристикам проекта;

6. Выполняется компиляция проекта.

7. После этого проводится моделирование проекта (с учетом внутрисхемных задержек), и выполняется анализ временных характеристик.

8. Конфигурация созданного проекта загружается в микросхему.

Для создания проектов возможно так же использование восходящей иерархической методологии проектирования. Тогда порядок действий следующий:

1. По заранее продуманной схеме создается блок-схема, состоящая из логических элементов и связей между ними.

2. Выполняется компиляция проекта.

3. После этого проводится моделирование проекта (с учетом внутрисхемных задержек), и выполняется анализ временных характеристик.

4. Конфигурация созданного проекта загружается в микросхему.

6

Характеристики

Тип файла документ

Документы такого типа открываются такими программами, как Microsoft Office Word на компьютерах Windows, Apple Pages на компьютерах Mac, Open Office - бесплатная альтернатива на различных платформах, в том числе Linux. Наиболее простым и современным решением будут Google документы, так как открываются онлайн без скачивания прямо в браузере на любой платформе. Существуют российские качественные аналоги, например от Яндекса.

Будьте внимательны на мобильных устройствах, так как там используются упрощённый функционал даже в официальном приложении от Microsoft, поэтому для просмотра скачивайте PDF-версию. А если нужно редактировать файл, то используйте оригинальный файл.

Файлы такого типа обычно разбиты на страницы, а текст может быть форматированным (жирный, курсив, выбор шрифта, таблицы и т.п.), а также в него можно добавлять изображения. Формат идеально подходит для рефератов, докладов и РПЗ курсовых проектов, которые необходимо распечатать. Кстати перед печатью также сохраняйте файл в PDF, так как принтер может начудить со шрифтами.

Список файлов ответов (шпаргалок)