2. Элементная база цифровых устройств

2.1. Особенности структуры и элементной базы цифровых БИС и СБИС.

Базовые логические элементы (ЛЭ) предназначены для: логического преобразования информации, представленной в двоичном коде; формирования потенциальных (токовых) уровней сигналов с электрическими характеристиками, соответствующими кодируемой информации на выходе элемента. Для реализации функциональных бло­ков цифровых БИС обычно используют маломощные базовые ЛЭ, имею­щие невысокую нагрузочную способность, содержащие небольшое количество компонентов (транзисторов, диодов, резисторов) и занимающих на кристалле возможно меньшую площадь.

    Входные элементы согласования (ЭС) БИС (входные трансляторы) предназначены для:

     а) защиты внутренних цепей БИС от внешних электрических на­грузок;

     б) формирования внутренних для микросхем логических уровней;

     в) хранения информации в процессе ее обработки в БИС;

Рекомендуемые материалы

     г) согласования уровней внешних сигналов, подаваемых на вхо­ды БИС, с внутренними; 

     д) усиления входных сигналов;

     е) повышения чувствительности, быстродействия и помехоустой­чивости БИС.

     Выходные ЭС БИС предназначены для:

     а) формирования внешних логических уровней напряжения (тока); зашиты внутренних цепей БИС от внешних электрических перегрузок и помех;                                                                       

     б) усиления внутренних сигналов БИС;

     в) формирования необходимых длительностей фронтов выходных сигналов.

      г) обеспечения возможности работы нескольких устройств на одну линию связи.

2.2. Логические элементы и их характеристики

     Основные параметры и характеристики логических элементов.

     Логическое состояние элементов определяется значениями электрического потенциала на их входах и выходах. Элементы характеризуются следующей системой параметров: потенциалы, соответствующие 0 и 1; U⁰, U¹, порог переключения U_п, число входов   (коэффициент  объединения  по  входу)   М;  входные токи I⁰_вх при U_вх = U⁰ и I¹_вх при U_вх = U¹ коэффициент разветвления по выходу N (нагрузочная способность); устойчивость к помехам положительной и отрицательной полярности U_п⁺, U_п^- ; мощность Р_э или ток I_п , потребляемые от источника питания; задержки пе­реключения t⁰¹₃ из состояния 0 на выходе в состояние 1 и t¹⁰₃  из состояния 1 в состояние 0. Параметры определяются по стати­ческим и переходным характеристикам элементов.

     Основной статической характеристикой логических элементов является передаточная характеристика U_вых=f(U_вх) — зависи­мость потенциала на выходе от потенциала на одном из входов при постоянных значениях потенциала (U⁰ или U¹) на остальных входах. По типу передаточной характеристики элементы делятся на инвертирующие, на выходе которых образуется инверсия вход­ных сигналов (элементы НЕ, И—НЕ, ИЛИ—НЕ и др.), и неинвертирующие, сигналы на выходе которых не инвертируются элементы И, ИЛИ и др.).

                            а)                                                                        б)

Рис. 2.1. Передаточные характеристики инвертирующего (а) и неинвертирующего

 (б) логических элементов

 Типичная передаточная характерис­тика инвертирующего элемента показана на рис. 2.1,а, неинвертирующего — на рисунке 2.1,б. Так как в цифровом устройстве долж­но быть обеспечено четкое разде­ление (квантование) уровней ло­гических 0 и 1, то передаточная характеристика имеет три явно выраженных участка: I — соот­ветствующий состоянию U_вых = U⁰, II — состоянию U_вых = U¹, III — промежуточному состоя­нию. Значения потенциала U_вх, соответствующие границам уча­стков, называются порогами пе­реключения V⁰_п и V¹_п область между порогами — зоной неопре­деленности.

     Максимально допустимая величина потенциальной помехи, не вызывающая сбоя в цифровой схеме, называется помехоустойчи­востью и определяется выражениями (рис. 2.1)

                             U⁺_п = V_п⁰ – U⁰ ;      U^-_п = U¹–V_п¹                                        

                              U⁺_п – U^-_п = U_л – ΔV_п , 

где U_л = U¹ – U⁰ — логический перепад: ΔV_п =V_п⁰ - V_п¹ — шири­на зоны неопределенности.

Таким образом, для повышения по­мехоустойчивости надо увеличивать U_л и уменьшать ΔV_п . Поэто­му в цифровых схемах обеспечивают ΔV_п < U_л и приближенно можно считать V_п⁰ ≈ V_п¹ ≈ V_п , где V_п — средний порог переклю­чения.

Максимальная величина логического перепада ограничивает­ся напряжением питания  U_л <= U_ип , вследствие чего по­лучаем (U⁺_п+ U^-_п)<= U_ип. Таким образом, сумма помехоустойчивостей U⁺_п, U^-_п не превышает напряжения питания.

Чтобы одновременно получить достаточно высокие значения U⁺_п, U^-_п, следует использовать такие схемы, в которых средний порог переключения V_п располагается приблизительно посереди­не между U⁰ и U¹. В этом случае значения  U⁺_п и U^-_п равны и составляют

                   U⁺_п≈ U^-_п ≈ U_п=0,5(U_л - ΔV_п)≈ 0,5 U_л<= 0,5 U_ип                         

Передаточные характеристики реальных схем имеют опреде­ленный разброс, обусловленный различием внешних условий, раз­бросом параметров компонентов и другими факторами. При этом значения уровней U⁰, U¹ и порогов V_п⁰, V_п¹ заключены в диапа­зонах

U⁰_min<=U⁰<=U⁰_max, V⁰_{п min}<=V⁰_п<=V⁰_{п max} ,

U¹_min<=U¹<=U¹_max, V¹_{п min}<=V¹_п<=V¹_{п max} .

Значения U⁺_п и U^-_п определяются для наихудшего сочетания фак­торов

                                U⁺_п= V⁰_{п max}- U⁰_min, U^-_п = U¹_min- V¹_{п max}.                            

     Передаточная характеристика зависит от потенциалов шин питания (U_ип) и земли (U_з=0). Действие помех V_ш, возникаю­щих на этих шинах, можно представить как изменение потенци­алов U`<sub>ип</sub>=U<sub>ип</sub>±V<sub>ш</sub>, U`_з=±V_ш  и определить получающуюся при этом передаточную характеристику. Помехоустойчивость нахо­дится с помощью этой передаточной характеристики как макси­мальная  величина  V_ш,   при  которой  сохраняются  значения U⁺_п, U^-_п>0.

     Если на входы схемы или шины питания и земли поступают импульсные помехи амплитудой V_и и длительностью t_и, то при достаточно больших зна­чениях t_и их действие аналогично действию потенциальной помехи такой же величины. Импульсные помехи малой длительности, сравнимой с временем переключения схемы (t_и<= t⁰¹₃, t¹⁰₃), не успевают произвести ложное пере­ключение схемы даже при значительной их амплитуде V_и. Таким образом, при уменьшении длительности помехи t_и для создания сбоя требуется увели­чение ее амплитуды, т. е. импульсная помехоустойчивость для большинства логических схем повышается при уменьшении длительности помехи.

     Входная характеристика ТТЛ элементов I_вх=f(U_вх), представленная на рис. 2.2,  служит для определения входных токов: I⁰_вх=>0, вытекающего из схемы при U_вх = U⁰, I¹_вх<=0 и втекающего в схему при U_вх = U¹.

Рисунок 2.2. Входная характеристика ТТЛ-схемы.

     Выходные характеристики логических элементов U⁰_вых=f(I⁰_н) и U¹_вых=f(I¹_н) показаны на рис 2.3.

Рис 2.3.  Выходные характеристики логического элемента

Динамические параметры определяются с помощью переходных характеристик.

Одним из важнейших динамических параметров является средняя задержка

которая определяет среднее значение время выполнения логических операций. Параметр  обычно рассчитывают по измеренным значениям  и .

2.3. Элементы ТТЛ, ТТЛШ

2.3.1. Элемент ТТЛ с простым инвертором.

На рис.2.4, представлена схема элемента И-НЕ ТТЛ с простым инвертором. Схема элемента состоит из многоэмиттерного транзистора VT1, выполняющего логическую операцию И, и транзисторного ключа инвертора VT2.  На выходе элемента реализуется функция И-НЕ.

Рис. 2.4. Схема элемента И-НЕ ТТЛ с простым инвертором

2.3.2. Элемент ТТЛШ с простым инвертором.

    Транзисторно-транзисторная логика с диодами Шоттки (ТТЛШ) является одним из распространенных типов элементной базы цифровых логических микросхем различной степени интеграции, используемых в устройствах цифровой автоматики и вычислительной тех­ники.                                                                                                 

Наиболее эффективными для быстродействующих СБИС высокой функциональной сложности являются известные базовые ЛЭ, включающие быстродействующий ключевой транзистор, ра­ботающий в ненасыщенном режиме, и схему логической обработки сигналов на входе или выходе ключевого элемента.

     На рис. 2.5,а приведена основная электрическая схема ЛЭ ТТЛШ такой структуры. Схема содержит ключевой транзистор VT2 с дио­дом Шоттки, в котором ограничение насыщения обеспечивается дио­дом Шоттки, и логическую схему с функцией И на основе МЭТ  VTI. Такая схема имеет невысокий порог переключения (U_Т ~ 0,5 В), широкий диапазон напряжений питания, высокое быстродействие.

    

                                                                                                                         

                          а)                                                                      б)

Рис. 2.5. Электрические схемы базовых логических элементов ТТЛШ СБИС:

а – основная схема логического элемента;

б – логический элемент с ограничением перепада напряжений диодами

    На рис.2.5,б приведен вариант схем ЛЭ ТТЛШ такого типа с улучшенными ха­рактеристиками, а именно повышение быстродей­ствия достигается за счет ограничения логического перепада напряжений Δ U_Т, на выходе ЛЭ с помощью диодной цепочки VDI, VD2.

2.3.3. Схемы ТТЛ/ТТЛШ логики со сложным инвертором

Серия К155

На рисунке 2.6 представлена схема логического элемента серии К155. Схема состоит из следующих каскадов: входного многоэмиттерного транзистора VT1 с малым инверсным коэффициентом усиления по току, фазорасщепляющего каскада, постоенного на проходном транзисторе VT2 (этот каскад работает в режиме с малым рабочим током и имеет малые емкости p-n переходов); выходного каскада (VT4, VT3). Транзистор VT3 рассчитан на большой рабочий ток и имеет малое время выхода из режима насыщения при переключении схемы. Через этот транзистор стекают на общую шину входные токи ключей-нагрузок.

Рис 2.6.  Схема базового логического элемента серии К155

Высокое быстродействие микросхем ТТЛ при большой емкостной нагрузке объясняется тем, что как заряд, так и разряд нагрузочной емкости происходит через низкоомную выходную цепь. Однако при переключении выходных транзисторов есть момент, когда они оба открыты. Из-за этого в цепи питания схемы возникают кратковременные, но мощные импульсы тока, которые могут привести к появлению импульсов помехи. Во избежание этого в аппаратуре, построенной с применением микросхем ТТЛ, необходимо создавать цепи питания цифровых микросхем с малой индуктивностью проводников и предусматривать развязку между соседними платами устройства.

При U_вх1=0 (на один из эмиттеров транзистора VT1 подан потенциал «общий») переход база–эмиттер транзистора VT1 открыт, но образующийся при этом потенциал U_бVT1 = 0,8 В не может открыть три p-n перехода: база–коллектор транзистора VT1, база–эмиттер транзистора VT2 и VT3 (для отрывания этой цепи необходим потенциал примерно 3∙0,6 = 1,8 В). Потенциал на базе транзистора VT3 близок к нулю, и транзистор VT3 закрыт. Потенциал на коллекторе VT2 и базе VT4, близкий к напряжению источника питания +5В, открывает переход база–эмиттер транзистора VT4, вызывая ток I¹_вых.

При увеличении U_вх (на всех эмиттерных входах транзистора VT1) до значения порогового напряжения U_пор1=0,8 В транзистор VT2 начинает открываться, но транзистор VT3 ещё закрыт, при дальнейшем увеличении U_вх до U_пор2=1,25 В транзистор VT2 открывается, а транзистор VT3 только начинает открывается.

Дальнейшее увеличение U_вх приводит к увеличению потенциала на базе транзистора VT1 до 1,2 В. Этого вполне достаточно, чтобы открыть два перехода: база–коллектор транзистора VT1 и база–эмиттер транзистора VT2. Транзистор VT2 открывается, ток через резистор R2 увеличивается, что вызывает уменьшение напряжения U_кVT2. В базу выходного транзистора включена корректирующая цепочка, состоящая из резисторов из резисторов R3 и R6 и транзистора VT6. Эта цепочка позволяет получить передаточную характеристику, по форме близкую к прямоугольной, и тем самым повысить помехозащищенность схемы в состоянии «1».

  Сопротивление корректирующей цепочки имеет малую зависимость от температуры, что обеспечивает ряд особых свойств схемы. При повышенной температуре (125 ^оС) время рассасывания для транзистора VT6 мало, что способствует быстрому выключению схемы. Это, в свою очередь, уменьшает импульсный ток короткого замыкания (когда транзисторы VT4 и VT3 открыты одновременно), а значит и динамическую мощность потребления. При пониженной температуре (–60 ^оС) сопротивление корректирующей цепочки высоко, что увеличивает ток включения транзистора VT3 и приводит к уменьшению времени включения схемы.

В выходном каскаде применена схема Дарлингтона (транзисторы VT5 и VT4), позволяющая повысить коэффициент усиления выходного транзистора по току и поэтому обеспечить примерно равные значения выходных сопротивлений схемы при её включении (определяется верхним эмиттерным повторителем VT4) и выключении (определяется насыщенным транзистором VT3). Это дает почти одинаковые задержки распространения сигнала при включении и выключении схемы. 

Серия К531

На рисунке 2.7 представлена схема логического элемента серии К531. Повышение быстродействия здесь получено снижением степени насыщения транзисторов за счет применения диодов Шотки, шунтирующих переход коллектор–база насыщенного транзистора. Диоды Шотки имеют существенно меньшее пороговое напряжение открывания, чем переход коллектор–база, поэтому во время действия входного импульса диоды Шотки открываются раньше, чем переход коллектор–база, таким образом предотвращается накопление избыточных зарядов в базовой области транзисторов. Накопления зарядов в самих диодах Шотки не происходит, так как протекающий в них ток вызван переносом основных носителей.

Рис. 2.7. Схема базового логического элемента серии К531

Работа транзисторов Шотки в ненасыщенной области приводит к увеличению падения напряжения на их переходах база–эмиттер, что уменьшает в статическом режиме ток потребления и соответственно потребляемую мощность. В выходном каскаде применена схема Дарлингтона (VT3 и VT5), позволяющая при выключении схемы повышенный ток заряда емкостной нагрузки, что уменьшает время задержки фронта выходного сигнала. Благодаря малому падению напряжения на переходе база–эмиттер транзистора VT3, а также низкому выходному сопротивлению схемы в обоих логических состояниях схема Дарлингтона позволяет получить в микросхемах этой серии более высокий уровень выходного напряжения U¹_вых.

Преимущества ИС с диодами Шотки: введение диодов Шотки исключает накопление лишних базовых зарядов, увеличивающих время выключения транзистора, и обеспечивает стабильность времени переключения в диапазоне температур. Для получения крутой передаточной характеристики добавляется схема активного выключения, что повышает динамическую помехозащи- щенность при высоком напряжении. Фиксация входов с помощью диодов Шотки уменьшает отрицательные выбросы импульсов напряжения на входе.

Серия К555(LS)

На рисунке 2.8. представлена схема логического элемента серии К555. Базовый логический элемент серии К555 состоит из трех основных каскадов: входного, реализующего функцию И, на диодах VD2, VD3 и резисторе R1; фазоразделительного на транзисторе VT1, резисторе коллекторной нагрузки R3 и резисторно-транзисторной (R3, R4, VT3), эмиттерной нагрузки; выходного двухканального усилителя с верхним плечом, состоящим из транзисторов   VT2, VT4, включенных по схеме Дарлингтона с резистором R5 нагрузки VT2 и ограничительного резистора R6, и нижним плечом на транзисторе VT5.

Рис. 2.8. Схема базового логического элемента серии К555

Входной каскад реализует функцию И при напряжении высокого уровня на входах в положительной логике. При этом выходное напряжение равно входному напряжению минус прямое падение напряжения на входном диоде Шотки: U_вых = U¹_вх – U_D. Напряжение U_вых превышает в этом случае суммарное прямое падение напряжения на переходах база – эмиттер транзисторов VT1 и VT5 последующих каскадов и создает ток в базу транзистора VT1 второго каскада из цепи питания через резистор R1. Входной ток элемента соответствует обратному току входных диодов, является втекающим и незначительным. При напряжении низкого уровня на одном из входов (или всех входах) каскада реализуется функция ИЛИ в отрицательной логике. При этом напряжение на выходе каскада U_вых = U⁰_вх + U_D. Значения его для этого случая ниже 2U_бэ последовательно включенных транзисторов VT1, VT5; ток через резистор R1 из цепи питания вытекает на вход элемента. Значение тока определяется разностью напряжения питания и входного напряжения с учетом прямого падения напряжения на входном диоде и номиналом резистора R1:

I⁰_вх = [Е_с – (U⁰_вх + U_D)]/ R1.

В фазоразделительном каскаде при (при напряжении высокого уровня на входе) протекает ток через его нагрузку. На эмиттерной нагрузке каскада поддерживается напряжение выше напряжения U_бэ транзистора VT5, и при этом обеспечивается базовый ток транзистора. На коллекторной нагрузке за счет протекающего через транзистор VT1 тока создается падение напряжения на резисторе R2 и напряжение на диоде VD5 ниже 2U_бэ транзисторов верхнего плеча выходного каскада  VT2 и VT4. Ток в цепи диода VD5 – втекающий для фазоразделительного каскада. При напряжении низкого уровня на входе транзистор VT1 устанавливается в 0 по базе и на эмиттерной нагрузке напряжение близко к 0, напряжение U_к транзистора VT1 превышает примерно 2U_бэ транзисторов VT2 и VT4 и обеспечиваются базовые токи этих транзисторов.

Для выходного каскада нижнее плечо (транзистор VT5) находится в открытом состоянии за счет тока, протекающего в базу. Верхнее плечо каскада в этом случае закрыто. Выходное напряжение каскада соответствует напряжению на коллекторе открытого транзистора с диодом Шотки U⁰_вых≈U_бэ– – U_D. Ток нагрузки каскада для этого режима – втекающий. В режиме низкого уровня на входе нижнее плечо закрыто, верхнее открыто. Каскад создает на выходе ток, вытекающий в нагрузку, ограничиваемый резистором R6. Выходное напряжение соответствует высокому уровню U¹_вых ≈ Е_с – (2U_бэ) –IR₂.

Резистор R5 верхнего плеча выходного каскада создает необходимое напряжение на базе транзистора VT4 для его открывания. Для уменьшения потребляемой мощности при напряжении высокого уровня на выходе схемы резистор R5 подключен не к общей шине, а к выходу элемента. Диод VD5, включенный последовательно с R5 и параллельно резистору коллекторной нагрузки фазоразделительного каскада R₂, позволяет уменьшить задержку включения схемы за счет использования части энергии, запасенной в емкости нагрузки, для увеличения тока коллектора транзистора VT1 в переходном режиме. Верхнее плечо выходного каскада выполнено на транзисторах VT2 и VT4 по схеме Дарлингтона, что обеспечивает высокий коэффициент усиления каскада в состоянии высокого уровня, повышает нагрузочную способность схемы и улучшает динамические свойства. Ток заряда емкости нагрузки в динамическом режиме пропорционален току короткого замыкания. Транзистор VT4 реализуется без диодов Шотки, то есть работает в активном режиме. К внешним входам ИС подключены антизвонные диоды, ограничивающие напряжение отрицательных помех.

Серия К1533(ALS)

На рисунке 2.9 представлена схема логического элемента серии К1533. Схема имеет следующие преимущества по сравнению со схемой серии К555: полное ограничение диодом Шотки всех насыщающихся транзисторов, что способствует исключению накопления излишнего базового заряда и значительно уменьшает время выключения транзисторов; устранение излишнего накопления заряда, что позволяет получить более стабильное время переключения в диапазоне температур; обеспечение улучшения динамической помехоустойчивости при высоком логическом уровне за счет активного выключения выходного транзистора.

Рис. 2.9. Схема базового логического элемента серии К1533

Схема имеет следующие преимущества по сравнению со схемой серии К555: полное ограничение диодом Шотки всех насыщающихся транзисторов, что способствует исключению накопления излишнего базового заряда и значительно уменьшает время выключения транзисторов; устранение излишнего накопления заряда, что позволяет получить более стабильное время переключения в диапазоне температур; обеспечение улучшения динамической помехоустойчивости при высоком логическом уровне за счет активного выключения выходного транзистора.

 Входной порог переключения устанавливается транзисторами при следующем соотношении: U_пор = U_бэVT2 + U_бэVT3 + U_бэVT7 – U_бэVT1 = 1,3 В. В схеме серии К555 в отличие от приведенной выше отсутствует транзистор VT2. Когда открывается выходная схема Дарлингтона (транзисторы VT4, VT6), позволяющая осуществить формирование сигнала  на выходе с сохранением низкого выходного сопротивления при высоком и низком логических уровнях, на выходе устанавливается напряжение высокого уровня U¹_вых при выходном сопротивлении, равном 10 Ом.

При небольших токах нагрузки схема Дарлингтона находится в ненасыщенном состоянии. При увеличении тока нагрузки она насыщается и выходное сопротивление возрастает до 58 Ом, определяясь в основном сопротивлением R8 = 50 Ом. Это сопротивление обеспечивает защиту каскада от короткого замыкания. Стабильность выходного напряжения высокого уровня U¹_вых осуществляется благодаря активному выключению транзистора VT7 транзистором VT5. Выходное напряжение определяется как

U¹_вых = Е_с – (I_бVT4R₃ + U_бэVT4 + U_бэVT6)

Выходное напряжение низкого уровня U⁰_вых устанавливается транзистором VT7, когда он включен. Этот транзистор включается цепью VT3, R4, когда на входе схемы высокий логический уровень, а транзистор VT2 включен.

2.4. Элементы КМОП логики

2.4.1. Инвертор на комплементарных транзисторах

Схема инвертора (рис.2.10) содержит транзисторы VT_n и VT_p с каналами соответственно n- и р-типа. В структуре на кремниевой подложке последняя соединяется с общей шиной. Для p-канального транзистора «подложкой» служит n-область кармана, соединяемая с плюсом источника питания.

При U_BX = U¹ = U_ИП транзистор VTn открыт, a VTp закрыт. На выходе получаем U_BЫХ = U⁰ ≈ 0. Если U_BХ = U⁰ = 0, то, наоборот, транзистор VT_n закрыт, a VT_P открыт и U_BЫХ = U¹ = U_ИП.В обоих состояниях ток, потребляемый от источника питания, практически равен нулю. Предполагается, что выход инвертора соединен со входами аналогичных инверторов-нагрузок. Таким образом, мощность, потребляемая в статическом режиме, практически равна нулю, что является важнейшим преимуществом по сравнению с любыми другими микросхемами.

На рис. 2.11, а показана передаточная характеристика инвертора (сплошная линия). С помощью рис. 2.11, б можно пояснить графический метод ее построения. На нем сплошными линиями изображены стоковые характеристики n-канального транзистора I_Cn(U_ВЫХ), а штриховыми – стоковые характеристики p-канального транзистора I_Cp(U_ВЫХ) при одних и тех же входных напряжениях U_BX3> U_BX2> U_ВХ1> U_ПОР. Пороговые напряжения для простоты предполагаются одинаковыми для обоих транзисторов. При малых U_ВХ точки пересечения ВАХ лежат  в области I, где n-канальный транзистор работает в режиме насыщения, а p-канальный не насыщен. Это соответствует области I передаточной характеристики на рис. 2.11, а. Когда входное напряжение достигает U_ВХ2 = U^’_BX, оба транзистора находятся в режиме насыщения, а выходное напряжение изменяется скачкообразно в пределах области II на рис. 2.11, а, б. При U_ВХ > U^’_BX p-канальный транзистор работает в режиме насыщения, а n-канальный не насыщен, чему соответствует область III на передаточной характеристике.

          Рис. 2.10. Схема инвертора                            Рис. 2.11 а. Передаточная характеристика

КМОП-инвертора

Рис. 2.11 б. Передаточная характеристика КМОП-инвертора

Оптимальная форма передаточной характеристики достигается при одинаковых параметрах транзисторов (b_n = b_p, U_ПОРn = |U_ПОРp|). Тогда U^’_ВХ = U_ИП/2, помехоустойчивость максимальна и близка к U_ИП/2, а коэффициент помехоустойчивости U_П/U_Л = 0,4 ... 0,5. Столь высокие значения не достигаются в инверторах других типов, в том числе на биполярных транзисторах. Это обусловлено минимальным значением U⁰ = 0, максимальным значением U¹ = U_ИП и оптимальной (симметричной) передаточной характеристикой. К тому же она практически не зависит от температуры. Высокая помехоустойчивость в широком интервале температур – также важное преимущество.

На рис. 2.12 показано влияние параметра b_n/b_p, зависящего от геометрических размеров транзисторов, на передаточную характеристику     (U_ИП = 5 В, |U_ПОР| = U_ПОРn= 0,7 В). Между параллельными штриховыми линиями находится область II, проходящая практически вертикально, где оба транзистора работают в режиме насыщения. С ростом b_n/b_p характеристика смещается влево, помехоустойчивость U⁰_П уменьшается, а U¹_П увеличивается.

Из-за разной подвижности электронов и дырок (µ_n/µ_p = 2,5) для выполнения условия b_n/b_p = 1 требуется разная ширина каналов транзисторов (W_p/W_n = µ_n/µ_p), длина каналов обычно выбирается одинаковой. При этом площадь инвертора не получается минимальной. При одинаковых геометрических размерах транзисторов, обеспечивающих минимальную площадь, получаем b_n/b_p = µ_n/µ_p, что ухудшает форму передаточной характеристики (см. рис. 2.12) и снижает помехоустойчивость U⁰_П (на 20%).

На рис. 2.13 показано изменение передаточной характеристики в зависимости от напряжения питания. Напряжение U^’_ВХ, соответствующее вертикальному участку (между штриховыми линиями), снижается пропорционально U_ИП, в то же время протяженность этого участка (ΔU_ВЫХ) не изменяется вплоть до U_И.П.МИН = U_ПОРn + |U_ПОРp|, когда характеристика близка к прямоугольной. Помехоустойчивость U⁰_П, U¹_П изменяется пропорционально U_ИП; при U_ИП = U_И.П.МИН помехоустойчивость U⁰_П = U¹_П = U_ПОР (если U_ПОРn = |U_ПОРp| = U_ПОР) независимо от значения b_n/b_p. Коэффициенты помехоустойчивости U_П/U_Л постоянны вплоть до U_И.П.МИН. Таким образом инвертор может работать в широком интервале напряжений питания (практически U_ИП=2...15 В) без ухудшения относительной помехоустойчивости, что является существенным достоинством, которым не обладают другие микросхемы. Работоспособность сохраняется и при U_ИП < U_И.П.МИН (пунктирная линия), пока напряжение питания превышает большую из величин U_ПОРn  или |U_ПОРp|, но помехоустойчивость мала и работать при таких напряжениях не рекомендуется.

Быстродействие инвертора оценивается  средней задержкой                     t_зд.ср. = 0,5(t^1,0 + t^0,1), где времена переходов t^1,0, t^0,1 при подаче прямоугольного импульса на вход определяются процессами разряда нагрузочной емкости через n-канальный и заряда ее через р-канальный транзистор.

                           .          

где токи насыщения определяются выражениями

,

а временные коэффициенты – формой ВАХ транзисторов.

Если пороговые напряжения составляют (0,l…0,5)U_ИП, то k_T = 1,2...1,6; для грубых оценок можно полагать t^1,0_T = t^0,1_T = 1,4. Нагрузочная емкость складывается из суммарной входной емкости нагрузок n(С_ЗИn + С_ЗИp), емкости соединительных проводников  и выходной емкости инвертора, равной сумме емкостей р-n переходов сток – подложка обоих транзисторов:

                                    

В случае b_n = b_p, оптимальном с точки зрения помехоустойчивости, получаем t^0,1_T = t^1,0_T (при U_ПОРn = |U_ПОРp|). Однако значение t_зд.ср не является минимальным, так как большая ширина канала транзистора VT_p, обусловливает большие емкости С_ЗИр, С_СПр и общую емкость С_Н. Минимальное значение t_зд.ср (т. е. максимальное быстродействие) достигается при , тогда .

Рис. 2.12. Влияние параметра b_n/b_p  на передаточную

         характеристику.

Рис. 2.13 Передаточная характеристика при различных напряжениях питания

В результате быстродействие инвертора на комплементарных транзисторах выше, чем на n-канальных, несмотря на большую нагрузочную емкость и большее вследствие этого значение t^1,0. Оценка t_зд.ср дает С_Н = 0,34 пФ (вместо 0,17 пФ) и t_зд.ср = 1,5 нс (вместо 13 нс) при U_ИП = 5 В. Быстродействие увеличивается с ростом напряжения питания, так как токи насыщения в формулах (2.13) пропорциональны (U_ИП - U_ПОР)². В пределах U_ИП = 2...15 В величина t_зд.ср изменяется от 6 до 0,4 нс. Типичное значение t_зд.ср = 1 нс.

В импульсном режиме основная часть потребляемой мощности расходуется на перезаряд нагрузочной емкости. За период Т поступающих на вход прямоугольных импульсов емкость перезаряжается дважды, на что необходима энергия C_HU²_ИП, поэтому мощность

 

где f – частота следования импульсов. На низких частотах (порядка 1 кГц) мощность составляет единицы нановатт. На максимальной частоте 1/10 t_зд.ср (десятки мегагерц) мощность составляет десятые доли или единицы милливатт, что все же меньше, чем для инверторов на n-канальных транзисторах. Реальная потребляемая мощность на 10...20% выше рассчитанной, из-за кратковременного протекания «сквозного тока» через оба транзистора при переключении.

2.4.2. Логические элементы на комплементарных транзисторах (КМОП).

Для реализации функции И-НЕ применяется последовательное включение n-канальных и параллельное включение p-канальных транзисторов                (рис. 2.14, а). При тех же геометрических размерах транзисторов, что и в инверторе, ток, задаваемый n-канальными транзисторами и открытом состоянии, уменьшается в т раз, а ток, задаваемый р-канальными транзисторами, увеличивается в m раз. Поэтому ЛЭ И-НЕ имеет характеристики и параметры, близкие к инвертору, эффективная удельная крутизна транзисторов которого b_nЭФ = b_n/m, b_pЭФ = mb_p. С ростом m параметр b_nЭФ/b_pЭФ уменьшается, передаточная характеристика сдвигается вправо и уменьшается помехоустойчивость U¹_П (см. рис. 2.12). При m ≥ 5 помехоустойчивость U¹_П стремится к |U_ПОРp|. Если этого недостаточно, надо увеличивать ширину канала транзисторов VT_n (W_n > W_p) для повышения b_n/b_p.

С увеличением m время t^1,0 линейно возрастает, a t^0,1 во столько же раз убывает, поэтому средняя задержка изменяется сравнительно медленно. При одинаковых размерах транзисторов (W_n = W_p) величина t_зд.ср для m = 1 и m = 4 отличается только в 1,3 раза. Таким образом, элемент И-НЕ на комплементарных транзисторах характеризуется гораздо более слабой зависимостью быстродействия от m по сравнению с элементом на n-канальных транзисторах. Для больших m (более 4...5)t^0,1 « t^0,1 и средняя задержка возрастает пропорционально m.

Рис. 2.14, а. Элемент И-НЕ

Для реализации функции ИЛИ-НЕ применяется параллельное включение n-канальных и последовательное включение р-канальных транзисторов (рис. 2.14,6). Логический элемент ИЛИ-НЕ имеет характеристики и параметры, близкие к характеристикам и параметрам инвертора с эффективной удельной крутизной транзисторов b_nЭФ = mb_n, b_pЭФ = b_p/m. С ростом m передаточная характеристика сдвигается влево и уменьшается помехоустойчивость U⁰_П, стремящаяся в пределе (при m > 4...5) к U_ПОРn. Время t^0,1 линейно возрастает, а время t^1,0 убывает. При одинаковых геометрических размерах транзисторов t^0,1 значительно больше t^1,0, даже если m = 1. Поэтому средняя  задержка увеличивается примерно пропорционально m, т.е. гораздо сильнее, чем в элементе И-НЕ.

Оптимальным с точки зрения быстродействия является соотношение . Для m = 2...4 получаем W_p/W_n = 2...3, т. е. размеры                 р-канальных транзисторов должны быть существенно больше, чем n-канальных. Это ведет к росту площади, занимаемой ЛЭ на кристалле, и повышению нагрузочной емкости (по сравнению с элементом И-НЕ). Поэтому даже в оптимальном случае быстродействие элементов ИЛИ-НЕ (в предположении, что они нагружены на подобные ЛЭ) примерно в 2 раза хуже, чем элементов И-НЕ. Таким образом, в КМОП-микросхемах предпочтительнее использовать элементы И-НЕ.

Рис. 2.14, б. Элемент ИЛИ-НЕ

2.4.3. Буферированные КМОП

Благодаря уменьшению размеров становится возможным выпускать буферированные КМОП с улучшенными характеристиками. Это реализуется путем добавления двух инверторов без существенного изменения размеров ячейки. Например, на рис. 2.16, а показан результат буферирования ячейки И-НЕ, исходная схема которой дана на рис. 2.15. Времена нарастания и спада выходного сигнала в схеме на рис. 2.15,а зависят от сочетания входных сигналов, что показано тонкими линиями на рис. 2.16,б. В буферированной КМОП-схеме благодаря усилению сигналов парой инверторов (рис.2.16, а) этот недостаток удалось устранить (см. утолщенную линию на рис. 2.16,б). Улучшаются и передаточные характеристики (рис. 2.16, в), что ведет к повышению помехоустойчивости схем.

Рис. 2.15. Ячейка И-НЕ с двумя входами

Рис. 2.16,а. Буферированная ячейка И-НЕ

Рис. 2.16,б. Временная задержка

Рис. 2.16, в. Передаточная характеристика

2.4.4. Схема КМОП логики с тремя состояниями выхода

Рис.2.17.  Схема КМОП логики с тремя состояниями выхода

При  Z = “0” схема работает как обычный инвертор, а при Z = “1” транзисторы VT1 и VT4 закрываются и схема переходит в высокоомное состояние, что позволяет нескольким устройствам работать на одну линию связи.

2.4.5. Двунаправленный ключ

а

б

Рис. 2.18.  Двунаправленный ключ

При V = “0” транзисторы VT1 и VT2 открыты – ключ замкнут, и при V = “1” транзисторы VT1 и VT2 закрыты – ключ находится высокоомном состоянии.

2.5. БиКМОП логика

БиКМОП логика позволяет сочетать в интегральных схемах преимущество КМОП логики в малых потребляемых мощностях и преимущество биполярной логики в быстродействии. Логические функции в БиКМОП логике обычно реализуются в КМОП каскаде, который строится по принципам КМОП логики. Отличие БиКМОП от КМОП заключается в выходном каскаде, обычно включающем биполярные n-p-n транзисторы (рисунок 2.19, а). Использование   n-p-n и p-n-p транзисторов не эффективно из-за большого расхождения их характеристик и, как следствие, различия в задержках включения и выключения БиКМОП схемы. Кроме того, это требует использования в одной схеме сразу четырех типов транзисторов, что создает существенные технологические сложности.

                  a)                                                                           б)

Рис. 2.19. Электрическая принципиальная схема БиКМОП инвертора: R+R(а) и N+N

                  типа (б)

На рисунке 2.19, а транзистор VT4 предназначен для заряда емкости нагрузки и формирования выходного напряжения высокого уровня, транзистор VT3 предназначен для разряда емкости нагрузки и формирования выходного напряжения низкого уровня. Для разряда емкости базы транзисторов VT3 и VT4 используются элементы Z1 и Z2, в качестве которых могут выступать: резисторы (схема R+R типа), n-МОП транзисторы (N+N тип, рисунок 2.19, б), и сочетание резистора и n-МОП транзистора (R+N тип).

Рис. 2.20. Электрическая принципиальная схема

БиКМОП элемента И-НЕ.

Рассмотрим основные принципы функционирования БиКМОП схем на примере элемента И-НЕ N+N типа, разработанного фирмой Motorola. Положим, что на входе U₂ высокий уровень напряжения и, соответственно, транзисторы VT8 и VT4 открыты, а транзистор VT1 закрыт. При низком уровне напряжения  на входе U₁ n-МОП транзисторы VT3, VT7 закрыты, n-МОП транзистор VT9 открыт и удерживает в закрытом состоянии выходной n-p-n транзистор VT5. При этом открытый p-МОП транзистор VT2 удерживает в открытом состоянии выходной n-p-n транзистор VT6, который формирует на выходе высокий уровень напряжения

.

При высоком уровне напряжения на входе U₁  МОП-транзисторы VT2, VT9 закрыты, вследствие чего выходной n-p-n транзистор VT6 закрыт. Открытые n-МОП транзисторы VT3 и VT4 удерживают в базе выходного транзистора VT6 уровень, близкий к нулю, а открытые МОП транзистор VT7 и VT8 обеспечивают открытое состояние выходного n-p-n транзистора VT5. При этом на выходе схемы установится низкий уровень напряжения

.

 

Выходная характеристика схемы приведена на рисунке 2.21, а, из которого видно, что БиКМОП схема имеет худшие значения выходных уровней U_OL, U_OH и меньшую помехозащищенность, чем КМОП.

а)                                                              б)

Рис.2.21. Выходная характеристика БиКМОП элемента типа N+N (а)

      и КМОП элемента (б).

Среднее время задержки для БиКМОП схем по сравнению с КМОП больше при малых емкостях нагрузки, но значительно меньше при больших емкостях и равно

,

где C_L - емкость нагрузки;

       - ток стока n-МОП (p-МОП) транзистора;

       β - коэффициент усиления биполярных транзисторов.

  БиКМОП схема типа N+N практически не потребляет ток в статическом состоянии. При низких уровнях напряжения на входах транзисторы VT3, VT4, VT7, VT8 и VT5 закрыты, транзисторы VT1, VT2, VT9 и VT6 открыты и цепь протекания тока между выводами +U_CC и 0V отсутствует. Аналогична ситуация и при высоком потенциале на входе: транзисторы VT1, VT2, VT9 и VT6 закрыты, VT3, VT4, VT7, VT8, VT5 открыты и цепи протекания сквозного тока также нет. В динамическом режиме потребляемая мощность равна

Возбудитель сапа - лекция, которая пользуется популярностью у тех, кто читал эту лекцию.

,

где S - скважность импульсов;

      f - частота переключения.

Схема типа R+N типа позволяет снизить выходное напряжение низкого уровня до значения близкого к нулю, а схема R+R типа позволяет получить выходные уровни , . Однако эти типы схем отличаются по быстродействию, потреблению мощности, занимаемой площади и стабильности характеристик (номиналы резисторов) (рис. 2.22).

Рис. 2.22. Сравнительные характеристики быстродействия (а) и динамической мощности потребления (б) различных типов БиКМОП схем от емкости нагрузки.