48896 (Розробка схеми електричної принципової МР3 програвача – приставки до ПК), страница 3

Пам'ять програм ROM - програмовій маскою пам'ять з можливістю захи­сту від зовнішнього доступу. У МП TMS320xC5x передбачено два режими ро­боти: мікропроцесорний і мікрокомп'ютерний. У мікрокомп'ютерному режи­мі ROM доступна, у мікропроцесорному - закрита для доступу. Вибір режиму визначається рівнем напруга на вході МР/МС під час скидання. Після старту режим можна змінити програмно. Для зміни режиму роботи в регістрі стану процесорного режиму (PMST) передбачено біт керування (МР/МС).

Пам 'ять даних чи програм/даних SARAM (Single Access RAM) передбачає виконання однієї операції читання/запис у повному машинному циклі. SARAM складається з незалежних блоків по 2 кбайт чи по 1 кбайт слів. Кожен блок до­пускає одну операцію читання/запис у машинному циклі. Тому в одному ма­шинному циклі CPU може двічі звернутися до SARAM, але тільки тоді, коли звернення відбувається до різних блоків. Цю особливість SARAM треба врахо­вувати під час розподілу пам'яті і написання програм. Ще одна особливість SARAM полягає в тому, що процесор чи інший зовнішній пристрій може звер­татися безпосередньо до SARAM у режимі ПДП. Для ініціалізації доступу до SARAM процесор спочатку запитує доступ до зовнішньої пам'яті (установлює сигнал HOLD). Після одержання сигналу підтвердження (HOLDA) процесор може запросити доступ до SARAM (установлює сигнал BR). У цьому разі CPU зупиняє всі поточні операції і підтверджує можливість доступу до SARAM (установлює сигнал IAQ). Пам'ять SARAM можна використовувати для збере­ження тільки даних, програм чи для спільного розміщення програм і даних.

Конфігурація SARAM змінюється програмно за допомогою двох біт конфігурації — OVLY і RAM, що знаходяться в регістрі PMST. Можливість реконфігурації SARAM у процесі виконання програми дозволяє оперативно змінювати розподіл пам'яті МП TMS320xC5x.

Пам'ять даних DARAM (Dual Access RAM) передбачає виконання однієї операції читання й однієї операції запису в повному машинному циклі без конфліктів на внутрішній шині даних. DARAM складається з блоків В, В\, В1. Блоки 51 (32 слова) й 52 (512 слів) використовують тільки як пам'ять даних. Блок В (512 слів) можна використовувати як пам'ять даних чи як пам'ять про­грам. Конфігурація блока В змінюється програмно за допомогою біта конфігу­рації (CNF) у регістрі стану (ST1). Призначення блока В можна змінювати в процесі виконання програми. Передбачено можливість завантаження блока В програмним кодом із зовнішньої пам'яті з наступним виконанням.

Периферійні пристрої. Сигнальний процесор має такі периферійні пристрої.

Модуль переривання ЇМ (Interrupt Module) призначено для обслугову­вання зовнішніх, внутрішніх і програмних переривань.

До зовнішніх переривань належать два немасковані переривання RS, NM\ і п'ять маскованих INT1-INT4. Внутрішні переривання (RINT, XINT, TRNT, TXNT) генеруються послідовними портами або таймером (TINT). Програмні переривання викликаються командами TRAP, 1NTR, NMI.

Переривання встановлюють прапорець переривань у регістрі прапор­ців переривань (IFR) і можуть маскуватися в регістрі переривань (ІMR).

Вектори переривань займають два 16-розрядні слова, потрібні для розміщення команд розгалуження. Після скидання МП вектори переривань розміщуються з нульової адреси пам'яті програм. Під час звернення CPU до векторів переривань старші п'ять розрядів адреси формуються покажчиком векторів переривань (IRTR) у регістрі PMST.

Вбудований механізм захисту багатоциклічних команд забезпечує ввімк­нення механізму обслуговування переривань після завершення їх виконання. Дія механізму захисту поширюється також на команди, що стають багатоциклічними внаслідок їх повторення з префіксом RPT, і на команди, що очікують завершення обміну із зовнішньою пам'яттю чи портами введення-виведення.

Блок керування енергоспоживанням РМ (Power Management). У МП TMS320xC5x передбачено три енергоощадні режими роботи (зокрема, «сплячий» режим), у яких струм споживання знижують відключенням CPU чи периферійних пристроїв. Перехід в енергоощадні режими ініціює активний сигнал HOLD (режим захоплення зовнішньої шини) чи команди IDLE, IDLE2. Вихід з енергоощадних режимів відбувається за сигналами зовнішніх переривань, які треба встановити принаймні протягом п'яти машинних тактів чи за внутрішніми перериваннями. В енергоощадних режимах зберігається стан усіх внутрішніх регістрів, що дозволяє без затримок продовжити роботу після виходу з цих режимів.

У режимі захоплення зовнішньої шини (HOLD = 0) продовжують працювати тільки внутрішні ресурси МП TMS320xC5x. Зниження струму споживання відбувається за рахунок переключення зовнішніх шин у високоімпедансний стан.

Інструкція IDLE2 викликає зупин CPU і периферійних пристроїв («сплячий» режим), що значно знижує струм споживання.

Вбудований генератор CLK-PLL виробляє тактові синхросигнали для роботи CPU і периферійних пристроїв. Передбачено можливість підключення зовнішнього кварцового резонатора чи резонатора зовнішнього та­ктового генератора. Допустимий режим роботи з множенням чи з ділен­ням частоти джерела тактового сигналу.

Таймер/лічильник Т/С являє собою 16-розрядний лічильник, що працює на вирахування. Коли досягнено нульове значення, генерується перери­вання TINT і формується імпульс на виході TOUT. Тривалість імпульсу дорівнює періодові сигналу CLKOUTI. Таймером керують програмно, його можна зупинити, перезапустити, скинути чи заборонити.

Інтерфейс ТЕ (Test-Emulation) забезпечує можливість тестування мік­росхем і підключення емулятора типу XDS510. Зв'язок з емулятором від­бувається по стандартному послідовному інтерфейсу ІЕЕЕХ 149.1 (JTAG). Генератор тактів очікування S/W (Waitstate Generator) призначений для генерації і додавання в цикли обміну тактів очікування для збільшен­ня часу циклів обміну з повільною зовнішньою пам'яттю чи портами введення-виведення. Використання генератора дозволяє обійтися без додаткової зовнішньої апаратури, що формує сигнал готовності READY. Генератор керується програмно. Кількість тактів очікування програмується окремо для пам'яті програм, даних, портів введення-виведення та областей адресного простору. Для керування генератором передбачено два регістри керування. Кількість тактів очікування може бути 0, 1,2, 3, 7.

Послідовний порт SP (Serial Port). Це стандартний послідовний порт, який дозволяє по шести лініях організувати повнодуплексний зв'язок між двома МП TMS320xC5x. Для передачі даних в одному напрямі використовують три лінії, по яких передаються: тактова частота, синхроімпульс, дані синхронно з тактовою частотою. Тактову частоту і синхроімпульс формує МП TMS320xC5x, але, якщо треба, тактову частоту і синхроімпульс можуть формувати і зовнішні пристрої. Можливі два режими передачі даних: пакетний, у якому синхроімпульс формується на початку кожного переданого слова; безупинний, у якому синхроімпульс формується тільки на початку передачі. Вхідні і вихідні регістри зсувів буферизовано. Обмін по стандартному послідовному порту відбувається під керуванням CPU. Допускається 8- чи 16-розрядний формат передачі. Максимальна швидкість передачі даних залежить від тактової частоти МП TMS320xC5x. Для циклу 50 не максимальна швидкість передачі даних становить 5 Мбіт/с.

Послідовний порт із часовим поділом каналів TDM використовують для обміну даними між МП TMS320xC5x у мультипроцесорних системах. TDM-порт працює у двох режимах, що переключаються програмно. Перший - режим стандартного послідовного порту, розглянутий вище. Другий - режим часового поділу каналів, у якому для синхронізації передачі даних між процесорами МП TMS320xC5x кожні 128 тактів (TCLK) передається синхро­імпульс (TFRM). По лінії даних (TDAT) передаються 16-розрядні дані, по лінії адреси (TADD) передається адреса. Керування роботою і контроль за станом TDM-порту відбувається за допомогою шести регістрів. Буферизований послідовний порт BSP (Buffer Serial Port). До його складу входить інтерфейс послідовного порту (SPI), що являє собою удосконалену версію стандартного послідовного порту і блока автобуферизації (ABU). Блок ABU дає можливість виконувати обмін даними безпосередньо з вбудованою пам'яттю МП TMS320xC5x через спеціально виділену шину незалежно від CPU. Для буфера обміну даними використовують виділені 2 кбайт вбудова­ної пам'яті МП TMS320xC5x. Для адресації до пам'яті ABU має власний адресний регістр. Ємність і початкова адреса буфера програмуються. Допускається 8-, 10-, 12- чи 16-розрядний формат передачі в пакетному чи безупинному режимі.

8-розрядний паралельний порт - host-інтерфейс HPI (Host Processor In­terface). Призначений для обміну даними в мультипроцесорному режимі між /киґ-процесором і МП TMS320xC5x. host-інтерфейс HPI забезпечує можливість простої інтеграції процесора в мультипроцесорну систему. Обмін даними відбувається через вбудовану буферну пам'ять ємністю 2 кбайт слів по спеціальній внутрішній шині, що дозволяє обмінюватися з пам'яттю без конфліктів з CPU. Буферна пам'ять - SARAM пам'ять. Для керування НРІ передбачено регістр керування і контролю (НРІС), доступний host-процесору і CPU. Для адресації до буферної пам'яті з боку host-процесора слугує адресний регістр (НРІА). НРІ допускає два режими роботи. Перший - режим (SAM), у якому host-nроцесору і CPU дозволено доступ до пам'яті, причому host-процесор має пріоритет перед CPU. Другий - режим (НОМ), у якому тільки host-процесор має доступ до пам'яті. Для передачі через НРІ одного байта даних потрібно п'ять машинних тактів. При тактовій частоті 40 МГц максимальна швидкість передачі становить 64 Мбіт/с.

Блок початкового завантаження BL (Boot Loader) виконує пересилання програмного коду із зовнішніх джерел у вбудовану пам'ять програм. Ініціалізація програми початкового завантаження відбувається після ввімкнення живлення тільки в мікрокомп'ютерному режимі. Передбачено сім видів завантаження, що різняться способом і форматом передачі даних: через послідовний порт у 8- чи 16-розрядному форматі; через порти введення-виведення у 8- чи 16-розрядному форматі; із зовнішньої пам'яті у 8- чи-16-розрядному форматі; «гаряче завантаження». Вид завантаження визнача­ється вмістом молодших 8 розрядів комірки загальної пам'яті з адресою FFFFH, до якої МП TMS320xC5x звертається після ввімкнення живлення. Перед пересиланням програмного коду передається заголовок, що містить адресу початку розміщення програмного коду і довжину блоку, що переси­лається. Після завершення пересилання в пам'ять програм МП TMS320xC5x стартує з адреси, зазначеної в заголовку.

У МП TMS320xC5x доступ до зовнішньої пам'яті і портів введення-виведення можливий по шині адреси АТ-А15 і по шині даних D0-D15 за допомогою керувальних сигналів PS, DS, IS (для вибору відповідно пам'яті програм, даних і портів введення-виведення), строба STRB, сигналу напря­мок передачі в поточному циклі R/W, сигналу читання RD і сигналу запис WE. Максимальна продуктивність забезпечується у процесі обміну з високошвидкісною зовнішньою пам'яттю, що дозволяє працювати без тактів очікування. Можливе підключення повільної і дешевшої пам'яті. У цьому разі в цикли читання/запис МП TMS320xC5x треба додавати такти очікування, які генеруються вбудованим генератором тактів очікування, чи формувати зовнішній сигнал READY - готовності зовнішньої пам'яті чи портів введення-виведення. Організовуючи обмін із зовнішньою пам'яттю, слід також враховувати, що цикли читання мають тривалість одного машинного такту, водночас тривалість циклів запис становить два машинні такти або, якщо запис відбувається безпосередньо за читанням, то навіть три такти. У верхніх адресах пам'яті даних може розміщуватися зовнішня глобальна пам'ять даних розміром від 256 до 32 К слів. Адреси від 00Я до 5FH пам'яті даних відведено під внутрішні регістри. Перші 16 портів введення-виведення розміщені в пам'яті даних. Тому звертання до цих портів можли­ве не тільки за допомогою команд IN і OUT, але й за допомогою звичайних команд звернення до пам'яті (завдовжки 1 слово), що дозволяють зменшити розмір програмного коду і збільшити швидкість обчислень. Щоб уявити роботу сигнального процесора VS1001k розглянемо дані про функції його регістрів.

Таблиця 2.2.1 – Регістри в МП VS1001k

Регістр MODE використовується для керування операціями VS1001k.

Регістр STATUS зберігає інформацію про поточний стан мікросхеми.