63223 (Субблок модуля управления МПС), страница 3

Микропроцессор - М1810ВМ86.

Тактовая частота 5 МГц.

Разрядность данных - два байта.

Ёмкость оперативного запоминающего устройства (ОЗУ) - 128 кбайт.

2.4 Описание принципа функционирования блока

Состав модуля управления МПС приведён в таблице 2, а структура его связей вынесена в графическую часть дипломного проекта.

В ячейке модуля управления МПС 1 реализовано устройство управления. В ячейке памяти 2 располагается ОЗУ. В контактных ячейках 4 реализованы стыки С2 (ИРПС), в контактной ячейке 5 - стыки "ПРОВОД - СИГНАЛ". На коммутационной плате выполнена системная шина устройства управления МПС, реализующая интерфейс устройства управления МПС, аналогичный интерфейсу ЕС-1845 (или IBM PC).

Все входные и выходные цепи устройства управления МПС проходят через Т-образные LC-фильтры для защиты от радиочастотных помех.

Таблица 2

Источники питания БП5 осуществляют преобразование напряжения 220 (+22; - 33) В (50±2,5) Гц в напряжения 5, 12 и минус 12 В.

При включении источников питания модуля управления МПС вырабатывается сигнал системного сброса "RESET". По окончании сигнала "RESET" формируются сигнал готовности системы к работе "READY" и серии тактовых импульсов: CLK, PCLK и OSC.

Процессор формирует обращение к ПЗУ микропроцессорной ячейки управления 1, где находится программа перехода на действительное начало программы инициализации и тестирования системной шины модуля управления МПС: с ячейками 1, 2, 4, 5 и ячейкой 3, устанавливаемой в изделие на месте эксплуатации. Во время тестирования светится индикатор единичный ТЕСТ на передней панели ячейки модуля управления МПС 1. После успешного завершения тестирования управление передаётся программе функционального ПО, и на передней панели ячейки 1 начинают мигать индикаторы единичные РАБОТА и ТЕСТ.

На коммутационной плате реализована системная шина устройства управления МПС.

На коммутационной плате расположены соединители для установки ячеек. Для устранения возможности ошибочной установки ячеек в "чужой" соединитель сверху и снизу каждого соединителя располагаются стойки, которые исполняют роль кодирующих ключей. Соответствующие кодовые ключи есть и на ячейках.

Одноимённые контакты соединителей коммутационной платы объединены, если они используются в ячейках, соответствующих этим соединителям. К коммутационной плате подводится электропитание от двух источников питания БП5. От одного источника питания разведено электропитание на соединители Х1 - Х6, а от второго - на соединители Х7 - XI2.

2.5 Описание конструкции

В состав конструкции модуля управления мультиплексора передачи сигналов входят:

1. Корпус модуля управления.

2. Два блока питания.

3. Коммутационная плата.

4. Девять ячеек различного функционального назначения.

5. Шестнадцать фильтров.

Корпус модуля управления состоит из двух боковых стенок, крышки передней, панели задней, обшивки, и шасси.

Жесткость конструкции придают боковые стенки и соединяющие их угольник и швеллер, а также верхние и нижние планки. В переднюю крышку вмонтировано стекло для визуального контроля ячеек и блоков питания. На задней панели находится 4 вилки и 25 розеток для подключения источника питания и коммутации с другими устройствами. Шасси крепится к задней панели при помощи угольников.

К верхним и нижним планкам крепятся направляющие, с помощью которых ячейки вставляются в модуль. На внутренних панелях расположены разъемы для подключения ячеек и блоков питания.

На ячейке модуля управления мультиплексором передачи сигналов есть два светодиодных индикатора "Работа" и "Тест", а также кнопка "Сброс".

На блоке питания есть два предохранителя на 3,15 А, тумблер включения питания, 3 светодиода и гнезда для подключения к сети +5, +12 или - 12 В.

2.6 Назначение и состав субблока

Ячейка модуля управления МПС 1 является микропроцессорным устройством, предназначенным для управления работой модуля управления МПС. В ячейке 1 осуществляется приём и обработка информации, поступающей с системной шины данных D0-D15.

Из ячейки 1 поступают на системную шину:

сигнал системного сброса "RESET";

адреса обращения к памяти и портам ввода - вывода модуля управления МПС: А0-А19;

сигналы управления "IOR. ", "IOW", "MEMW", "MEMR", "AEN";

данные DO - D15;

тактовая частота OSC 12288 кГц (для выработки частоты синхронизации приёмопередатчиков стыков С2).

Ячейка модуля управления МПС 1 осуществляет диагностику ячеек памяти 2 и системной шины во время эксплуатации.

Схема электрическая принципиальная субблока вынесена в графическую часть данного дипломного проекта.

Схема принципа построения и функционирования ячейки модуля управления МПС 1 вынесена в графическую часть данного дипломного проекта.

В состав ячейки модуля управления МПС 1 входят:

микропроцессор М1810ВМ86;

синхронизатор, построенный на основе генератора тактовых им пульсов М1810ГФ84 и кварцевого резонатора на 12288 кГц;

контроллер системной шины, реализованный на микросхеме

М1810ВГ88;

регистр-формирователь шины адреса системной шины, реализованный на микросхемах 580ИР82;

буфер-усилитель шины адреса внутренней шины ячейки 1, реализованный на микросхемах 1533АП5; формирователь системной шины данных, реализованный на трех микросхемах 580ВА86 D15-D17 (см. схему электрическую принципиальную в графической части проекта);

формирователь внутренней шины данных ячейки 1, реализованный на двух микросхемах 580ВА86 D23 и D24;

селектор адреса;

таймер 580ВИ53;

контроллер прерываний М1810ВН59А;

ПЗУ, реализованное на двух микросхемах М573РФ4А, каждая микросхема ёмкостью 64К;

схема формирования тактов ожидания (удлинения цикла процессора) по запросу внешних устройств и при выполнении команд ввода - вывода;

схема управления индикаторами РАБОТА, ТЕСТ.

2.7 Описание структурной схемы субблока

При включении электропитания синхронизатор формирует сигнал сброса, по окончании которого на его выходе формируется сигнал готовности системы к работе. После получения сигнала готовности микропроцессор формирует обращение к ПЗУ ячейки модуля управления МПС 1 через контроллер системной шины. Обращение микропроцессора к портам ввода-вывода также происходит через контроллер системной шины.

В зависимости от состояния управляющих сигналов контроллер системной шины вырабатывает соответствующий сигнал управления шиной.

Адрес обращения к памяти или порту ввода-вывода из микропроцессора фиксируется в регистре - формирователе шины адреса системной шины.

Формирователь системной шины данных обеспечивает передачу старшего байта данных по нечетному адресу.

Шинный формирователь 2 внутренней шины данных передает младший байт данных из внешних устройств ячейки 1 в микропроцессор.

Шинный формирователь 1 внутренней шины данных передает старший байт данных из ПЗУ в процессор.

Адреса с системной шины поступают в селектор адреса и на вход внешних устройств ячейки 1 через буфер-усилитель шины адреса.

Селектор адреса вырабатывает сигналы выбора микросхем.

Контроллер прерываний обрабатывает прерывания от системного таймера. Счетчик таймера играет роль системного таймера.

Удлинение цикла процессора на один такт происходит при обращении к портам ввода/вывода. При этом на вход синхронизатора поступает сигнал, запрещающий формирование сигнала готовности. До тех пор, пока процессор не получит сигнала готовности, он отрабатывает такты ожидания.

Схема управления индикаторами организует работу единичных индикаторов ТЕСТ и РАБОТА.

2.8 Описание электрической принципиальной схемы субблока

При включении электропитания генератор тактовых импульсов формирует сигнал "RESET". По окончании сигнала "RESET" на выходе генератора тактовых импульсов формируются - сигнал готовности системы к работе "READY" и серии тактовых импульсов: CLK - для процессора и контроллера системной шины, PCLK - для системного таймера, OSC - для контроллеров последовательного интерфейса контактных ячеек 4. Получив сигнал "READY" процессор формирует обращение к ПЗУ микропроцессорной ячейки управления 1 по адресу FFFF0.

Обращение к памяти или портам ввода - вывода происходит следующим образом. Управляющие сигналы "SO" - "S2" из процессора поступают в контроллер системной шины М1810ВГ88.

Исходя из состояния управляющих сигналов "SO" - "S2", контроллер М1810ВГ88 вырабатывает сигнал управления данного типа цикла шины (см. таблицу 3) и сигналы:

стробирования адреса "ALE";

сопровождения данных "DEN";

управления шинными формирователями "DT/R".

Таблица 3

На шину адрес - данные процессор выставляет адрес обращения к памяти или порту ввода/вывода. Адрес фиксируется в регистрах 580ИР82 по стробу "ALE". Затем на шину процессора адрес - данные поступают данные: при записи - из процессора, при чтении - из памяти или от внешних устройств. Управление шинными формирователями данных системной шины осуществляется по двум входам. По входу управления направлением передачи - сигналом "DT/R" из контроллера М1810ВГ88. По входу управления третьим состоянием:

для старшего байта данных (разряды D8 - D15) - сигналом "DEN";

для младшего байта данных (разряды DO - D7) - сигналом "DEN" и сигналами адресации к младшему байту данных " А0"=0, "ВНЕ"=1, либо сигналами "DEN" и "INTA" - при обслуживании запроса на прерывание.

Шинный формирователь D16 обеспечивает передачу старшего байта данных по нечетному адресу.

Шинный формирователь внутренней шины данных D24 всегда открыт для передачи младшего байта данных. Управляется он по входу управления направлением передачи. На системную шину и далее в процессор поступает младший байт данных DO - D7 из устройств ячейки 1 при чтении портов ввода/вывода, обслуживании прерываний или обращении к ПЗУ микропроцессорной ячейки управления 1. В остальных случаях данные с системной шины поступают на вход устройств ячейки 1.

Шинный формирователь внутренней шины данных D23 предназначен для передачи старшего байта данных из ПЗУ в процессор и открывается для передачи данных теми же сигналами, которые осуществляют выбор ПЗУ ("А14" - "А19" и "MRDC"), по входу управления третьим состоянием.

Адреса А0 - А15 с системной шины поступают в селектор адреса и на вход устройств ячейки 1 через буфер-усилитель шины адреса, выполненный на микросхемах 1533АП5 (D25, D26).

Селектор адреса вырабатывает сигналы выбора микросхем и организован таким образом:

с выхода 8 микросхемы 1533ЛА2 (D33) поступает сигнал разрешения обращения к ПЗУ. Его формируют адресные сигналы "А16" - "А19", определяющие область памяти, закрепленную за ПЗУ, и сигнал чтения памяти "MRDC" из контроллера системной шины М1810ВГ88;

с выходов дешифратора 1533ИД7 (D35) поступают сигналы выборки портов ввода/вывода ячейки 1 - см. таблицу 4.

Контроллер прерываний реализован на микросхеме М1810ВН59А и обрабатывает прерывания по входу IRQ0 от системного таймера.

Таблица 4

Счетчик 0 таймера 580ВИ53 выполняет функцию системного таймера. При его программировании задается либо режим 0, либо режим 2. Выход системного таймера представляет собой запрос на внешнее маскируемое прерывание уровня IRQ0.