62906 (Разработка алгоритмического и программного обеспечения стандарта IEEE 1500 для тестирования гибкой автоматизированной системы в пакете кристаллов)

Реферат

Мета роботи – розробити алгоритмічне та програмне забезпечення для тестування пакету кристалів ГАС, відповідно зі стандартом IEEE 1500.

Об’єкт роботи – пакет кристалів ГАС.

В кваліфікаційній роботі реалізовано алгоритмічне та програмне забезпечення для тестування пакету кристалів ГАС, відповідно зі стандартом IEEE 1500. Наведена інфраструктура відрізняється мінімальним набором процесів вбудованого діагностування в реальному масштабі часу та надає можливість здійснювати сервіси: тестування функціональностей на основі згенерованих вхідних послідовностей та аналізу вихідних реакцій; діагностування із заданою глибиною пошука дефектів у SoC; моделювання несправностей із метою виконання перших двох процедур на підставі таблиці несправностей.

Також розкрито структурно-алгебраїчний метод вбудованого діагностування дефектів у функціональних блоках SoC. Розглянутий метод використовує попередній аналіз таблиці несправностей із метою зменшення її об’єму та наступних обчислень, пов’язаних із побудовою ДНФ, яка формує усі рішення із встановлення діагнозу функціональностей SoC у реальному масштабі часу.

Система на кристалі, модуль пам’яті, діагностування дефектів, алгебро-логічний метод, моделювання несправностей, діагностика у реальному часі, функція мінімізації, тест-вектор, терм.

Abstract

The explanatory slip to degree work in volume 53 of sheets contains 10 figures and 25 of the references.

The purpose of a work – to develop algorithmic and software for testing a package of crystals flexible automated system in the correspondence with the standard IEEE 1500.

Plant of a work – package of crystals Flexible automated system.

In qualifying work is realized algorithmic and software for testing a package of crystals flexible automated system in the correspondence with the standard IEEE 1500. The reduced infrastructure differs by a minimum processes gang of firmware diagnosing in a real time scale and enables to realize services: testing functionals basis on generated entering sequences and analysis of output responses; diagnosing with the given depth of imperfections searching in SoC; modelling of inaccuracies with the purposes of first two procedures realization basis on trouble chart.

Also is uncovered the firmware diagnosing method of imperfections in function boxes SoC is structural-algebraic. The given method uses the preliminary analysis of the trouble chart with the purposes a diminution it volume and consequent evaluations connected to a construction disjunctive normal form which forming all solution on installation of functionals SoC-diagnosis in a real time scale.

System on crystal, module of memory, diagnosing of imperfections, algebraic-logic method, modelling of inaccuracies, diagnostics in real time, function of minimization, test-vector, term.

Список условных сокращений

АЛМ – алгебро-логический метод

АЛУ – арифметико-логическое устройство

ВЭП – вектора экспериментальной проверки

ГАС – гибкая автоматизированная система

ДНФ – дизъюнктивная нормальная форма

КНФ – конъюнктивная нормальная форма

ТН – таблица неисправностей

ATPG – Automated Test Pattern Generator

BIRA – Built-In Repair Analysis

BISR – Built-In Self Repair

BIST – Built-In Self Test

ESL – Electronic System Level

FDT – Fault Detection Table

F-IP – Functional Intellectual Propert

IEEE – Institute of Electrical and Electronics Engineers

I-IP – Infrastructure Intellectual Property

SoC – System-on-Chip

TLM – Transaction Level Modeling

Содержание

Введение

1. Анализ технического задания

1.1 Состояние рынка технологий сервисного обслуживания SoC

1.2 Структура сервисов SoC-микросхем

1.2.1 Модуль синтеза тестов

1.2.2 Модуль анализа неисправностей

2. Алгоритмическое и программное обеспечение тестирования пакета кристаллов ГАС

2.1 Алгебро-логический метод диагностирования неисправностей

2.2 Алгоритмизация АЛМ диагностирования неисправностей

2.3 Алгебро-логическая модель диагностирования F-IP

2.4 Уточнение диагноза F-IP, с помощью моделирования

2.5 Условное диагностирование F-IP на основе ДНФ

2.6 АЛМ для тестирования и ремонта SoC-памяти ГАС

2.7 Формализация АЛМ ремонта памяти

Выводы

Перечень ссылок

Введение

Вычислительная и аппаратная сложность современных гибких автоматизированных систем (ГАС), в основу организации которых заложены цифровые системы на кристаллах (System-on-Chip – SoC), характеризующиеся миллионами эквивалентных вентилей и требующих создания и внедрения новых высокоуровневых технологий проектирования – Electronic System Level (ESL) Design, моделинга – Transaction Level Modeling (TLM) и встроенного сервисного обслуживания – Infrastructure Intellectual Property (I-IP). Это означает, что поиск быстродействующих методов и средств приводит всех исследователей к необходимости повышения уровня абстракции моделей создаваемых функциональностей – Functional Intellectual Property (F-IP), встраиваемых в кристалл [1].

Рынок программных продуктов EDA уже предлагает инструменты для автоматизации процессов моделинга и верификации устройств системного уровня, начиная с компиляторов HDL-языков (C++, SystemC, SystemVerilog, UML, SDL) [2] и заканчивая графическими оболочками (Simulink, LabView, Xilinx EDK). Данные средства позволяют создавать проекты из существующих библиотечных компонентов путем использования ESL-мэппинга и создания TLM-интерфейсов [3, 4].

Рыночная привлекательность имплементации цифровой системы в кристалл FPGA определяется применением сравнительно дешевых чипов вместо универсальных процессоров, малой потребляемой мощностью, габаритными размерами, качественным и надежным выполнением основных функций, благодаря встроенной I-IP-инфраструктуре, что является актуальным в век мобильных вычислительных устройств.

Цель исследования – разработать алгоритмическое и программное обеспечение для тестирования пакета кристаллов ГАС, в соответствии со стандартом IEEE 1500.

Объект исследования – пакет кристаллов ГАС.

1. Анализ технического задания

1.1 Состояние рынка технологий сервисного обслуживания SoC

Проблема диагностирования и ремонта памяти связана с тенденцией на постоянное уменьшение площади кристалла, отводимой для оригинальной и стандартизованной логики с одновременным увеличением встроенной памяти. Как показано на рис. 1.1, увеличение удельного веса памяти на кристалле приводит к ее полному доминированию для хранения данных и программ, которое к 2014 году достигнет 94% [5]. Это обеспечит не только высокое быстродействие выполнения функциональности, но и гибкость, свойственную программному продукту в части коррекции ошибок проектирования.

Рисунок 1.1 – Удельный вес SoC-памяти

Особенностью элементов памяти является тот факт, что в процессе их изготовления и эксплуатации отдельные ячейки под воздействием неисправностей могут выходить из состояния работоспособности. Данное обстоятельство не всегда приводит матрицу памяти к критическому состоянию, когда восстановление работоспособности невозможно. Поэтому далее рассматривается такое техническое состояние памяти, при котором суммарное количество дефектных ячеек не превышает резервных возможностей изделия, предназначенных для ремонта.

Современные технологии проектирования цифровых систем на кристаллах предлагают, наряду с созданием функциональных блоков F-IP, разработку сервисных модулей I-IP, ориентированных на комплексное решение проблемы качества проекта и повышение выхода годной продукции (Yield) в процессе производства, которое определяется внедрением в кристалл следующих сервисов [6]:

1) Наблюдение за состоянием внутренних и выходных линий в процессе функционирования, верификации и тестирования штатных блоков на основе использования стандарта граничного сканирования IEEE 1500 [7, 8];

2) Тестирование функциональных модулей путем подачи проверяющих наборов от различных тестовых генераторов, ориентированных на проверку дефектов или исправного поведения;

3) Диагностирование отказов и дефектов путем анализа информации, полученной на стадии тестирования и использования специальных методов встроенного поиска неисправностей на основе стандарта IEEE 1500;

4) Восстановление работоспособности функциональных модулей и памяти после фиксации отрицательного результата тестирования и определения места и вида дефекта при выполнении фазы диагностирования;

5) Измерение основных характеристик и параметров функционирования изделия на основе встроенных средств, позволяющих производить временные и вольтамперные измерения;

6) Надежность и отказоустойчивость функционирования изделия в процессе эксплуатации, которая достигается диверсификацией функциональных блоков, их дублированием и восстановлением работоспособности SoC в реальном масштабе времени.

1.2 Структура сервисов SoC-микросхем

На рис. 1.2 представлена усеченная структура [9, 10, 11], ориентированная на выполнение следующих задач:

1) Тестирование функциональностей на основе генерируемых входных последовательностей (Automated Test Pattern Generator – ATPG) и анализа выходных реакций;

2) Моделирование (Fault Simulator) неисправностей [12] в целях обеспечения диагностирования и ремонта на основе таблицы неисправностей (Fault Detection Table – FDT);

3) Диагностирование дефектов с заданной глубиной, путем использования мультизонда стандарта IEEE 1500;

4) Встроенный ремонт матричной памяти, на основе использования запасных компонентов (spare) [13].

Рисунок 1.2 – Инфраструктура сервисов SoC DSP

1.2.1 Модуль синтеза тестов

Модуль синтеза тестов, предназначен для проверки функциональностей и одиночных неисправностей. В его состав входит набор генераторов входных последовательностей, обеспечивающих создание следующих тестов [14]:

PRTG – псевдослучайный генератор входных стимулов с равномерным законом распределения нулевых и единичных сигналов по входным переменным;

SATG – тестовый генератор шестнадцатеричных кодов на основе сигнатурного анализа;

SPTG – алгоритмический генератор тестовых векторов, активизирующих одномерные логические пути, ориентированные на проверку заданных одиночных неисправностей;

ADTG – тестовый генератор, предназначенный для проверки сумматорных схем АЛУ;

BSTG – тестовый генератор для шинных структур приема и передачи данных;

METG – генератор тестов, ориентированный на проверку матричной памяти;

DFTG – синтезатор тестов для автоматов, заданных в виде граф-схем алгоритмов;

RCTG – тестовый генератор для последовательностных счетно-регистровых структур и триггерных схем.

Модуль-генератор анализирует структурно-функциональную модель блока, подлежащего тестированию, и назначает подмножество таких синтезаторов, которые обеспечивают заданное качество покрытия дефектов (Fc) и функциональных режимов (Pc):

Обобщенная структура синтеза Testbench [14], представленная на рис. 1.3, включает также генератор HDL-кода, который предназначен для тестирования и верификации функциональностей на стадии разработки проекта.

Рисунок 1.3 – Структура процесса синтеза Testbench для F-IP

Количество тестовых генераторов на стадии проектирования SoC может быть существенно большим, чем то подмножество, которое далее встраивается в кристалл. Поэтому на стадии моделирования и верификации выполняется анализ покрывающих свойств каждого тест-генератора в целях поиска их минимальной совокупной конфигурации, которая удовлетворяет выражению (1.1).

Важно отметить, что в ближайшие 5 лет идеология синтеза тестов для цифровых систем на кристаллах будет заимствовать лучшие традиции, идущие от ESL- и TLM-проектирования [15]:

1) Использование библиотек тестов (Testbench) ведущих компаний для тестирования и верификации стандартизованных функциональностей, обозначенных в качестве F-IP;

2) Применение стандартных решений сервисного обслуживания I-IP для встроенного тестирования компонентов системы на кристалле;

3) Создание собственных библиотек тестов для вновь разрабатываемых функциональностей;

4) Внедрение новой технологии синтеза тестов для цифровой системы, основанной на дискретном мэппинге покрытия функциональностей и дефектов исходной спецификации с помощью минимальной совокупности Testbench, из библиотеки тестов (рис. 1.4);

5) Применение встроенных средств тестопригодности, таких как IEEE boundary scan – средства граничного сканирования, и шести компонентов I-IP для повышения технологичности процедур синтеза тестов.

Рисунок 1.4 – Mapping модели синтеза тестов для F-IP

1.2.2 Модуль анализа неисправностей

Модуль анализа неисправностей использует дедуктивный алгоритм, ориентированный на проверку одиночных дефектов, генерируемых на основе аналитического или табличного описаний функциональностей SoC. Это означает, что дедуктивное моделирование может обрабатывать проекты, представленные как на вентильном, так и на любом другом, более высоком уровне абстракции (регистровом, системном).

Основная идея метода заключается в создании дедуктивной модели функциональности на основе использования известного выражения [12]:

(1.2)