СХЕМ ЛАБ РАБОТА_ 6 (Лабораторная работа - ACTIVE-HDL), страница 2

2) Элементная база современных БИС в основном ориентирована на синхронную схемотехнику.

3) Интерфейс между двумя блоками синхронных устройств обычно более прост, чем между двумя асинхронными и не требует реализации протоколов типа «рукопожатие».

4) Большинство современных САПР ориентировано на проектирование синхронных схем.

К недостаткам синхронных схем относится высокое энергопотребление сети распространения синхросигналов и помехи, порождаемые мощными синхроимпульсами.

5.1.2. Параллелизм и конвейеризация

Есть два известных пути повышения производительности и быстродействия устройств – это параллелизм и конвейеризация.

Рассмотрим в качестве примера схему сложения четырех слагаемых

S=A+B+C+D. Вариант последовательного сложения представлен на рис.5.4. Схема использует один сумматор и регистр и требует четырех тактов на выполнение операции. Tсл_послед= 4*ТD=20 ns, где ТD включает задержку на сумматоре и на регистре . После обнуления регистра сигналом сброса R.

А +0 загружается в регистр на первом такте, В+А на втором и т.д.

Рис.5.4.Последовательный вариант вычисления суммы четырех слагаемых (Tсл_послед= 4*TD=20 ns)

Параллелизм.

Примером использования параллелизма может служить схема вычисления суммы четырех слагаемых S=(A+B)+(C+D) c использованием трех сумматоров и одного регистра. Первые два сумматора параллельно вычисляют выражения в скобках (рис.5.5.).

Рис.5.5.Параллельный вариант вычисления суммы четырех слагаемых (Tсл_парал= 2*TD=10 ns)

По сравнению с последовательным вычислением суммы S=A+B + C+D такая схема позволяет уменьшить время сложения в два раза. Однако обьем аппаратуры – количество сумматоров увеличилось в три раза, но схема управления упростилась.

Конвейеризация.

На рис.5.6.представлен вариант конвейерной организации схемы сложения четырех слагаемых. Схема использует три регистра и три сумматора. Первая сумма на выходе OUT конвейера появляется через три такта (латентность конвейера, глубина конвейера), а далее новые суммы появляются на каждом такте. Т.к. время такта равно TD=5 ns. Быстродействие этой схемы в четыре раза больше, чем у последовательного варианта (рис.5.4) и в два раза больше, чем у параллельного (рис.5.5). Однако количество регистров в конвейерной схеме возросло в шесть раз по сравнению с параллельным вариантом суммирования четырех чисел А.B,C, D (рис.5.5).

Рис.5.6.Конвейерный вариант вычисления суммы четырех слагаемых (Tсл_конв= TD=5 ns)

Балансировка конвейера

На рис.5.7.представлена некоторая трехкаскадная конвейерная схема. Блоки ее комбинационной части CC1,CC2.CC3,CC4 ( СС-Combinatorial circuit) имеют разные задержки, обозначенные как TD1=2нс.,TD2=5 нс., TD3=3 нс.,TD4=4 нс.

Рис.5.7. Обобщенная конвейерная схема, состоящая из трех каскадов

(Tкр= TD1+TD2+TD3=10 ns)

Наиболее длинный путь сигнала в комбинационной части схемы называется критическим. Критический путь во многом определяет быстродействие схемы. В схеме рис.5.7 критический путь находится в первой комбинационной части (на входе регистра R2), состоящей из блоков CC1.CC2.CC3 При расчете его задержки Tкр= TD1+TD2+TD3=10 ns учитываются как максимальные задержки сигналов элементов, лежащих на этом пути, так и задержки их связей. Как уменьшить задержку критического пути и повысить быстродействие схем? Одним из путей решения этой задачи является балансировка конвейера.

В сбалансированном конвейере все задержки комбинационных примерно равны.

Представленная На рис.5.8. схема конвейера сбалансирована по задержкам комбинационных частей (в первой части задержка =TD1+ TD3=7 нс., во второй задержка =TD3 +TD4=7 нc) путем перемещения второго (считая слева- направо) регистра R2 «вперед» или другими словами комбинационного блока СС3 в комбинационную часть другого регистра- R3. Тактовую частоту в сбалансированном конвейере рис.5.8 удалось повысить примерно в 1,3 раза ( 10/7) по сравнению с схемой рис.5.7.

Рис.5.8. Сбалансированный конвейер (Tкр=TD1+TD2=TD3+TD4=7ns)

В схеме представленной на рис.5.9. дальнейшее улучшение быстродействия конвейера достигнуто добавлением двух промежуточных регистров(R1D и R2D).

Рис.5.9. Конвейер с добавлением промежуточных регистров

(Tкр=TD2=5 ns)

Глубина конвейера, представленного на рис.5.9 увеличилась (теперь не 3 , как на рис.5.7 , а 5 каскадов), но задержка критического пути уменьшилась и стала равна 5 нс., В общем случае, повышение быстродействия конвейерной схемы достигается, если это возможно, путем разбиения комбинационной части с большим критическим путем на отдельные составляющие и введением дополнительных регистров между ними для хранения промежуточных данных. Таким способом тактовая частота и быстродействие конвейера повышается, но за счет увеличения расхода оборудования и латентности (latency)- задержки появления первой информации на выходе конвейера после его запуска. Есть ли предел на пути повышения тактовой частоты? Имеется множество ограничений, часть из которых будет упомянута ниже.

5.1.3. Сеть распространения синхросигналов

По мере увеличения быстродействия схем сеть разводки (clock distribution net) тактовых сигналов (синхросигналов) становится все более сложным компонентом устройств. К ее важнейшим параметрам следует отнести .

А) Расфазировка или разброc моментов поступления синхросигнала (Clock Skew) на различные элементы схемы.

Этот параметр статический. Он означает разницу моментов поступления синхросигнала в различные части устройства. На рис.5.10 показан случай, когда задержка синхросигнала в цепи разводки(wire_del) больше задержки комбинационной части схемы(CC1_del), что приводит к ее неправильной работе. Данные А, поступающие на вход схемы в такте Т1, по синхросигналу С принимаются на регистр RG1 и сразу после обработки в комбинационной схеме CC1 принимаются на второй регистр RG2 по синхросигналу C_del и передаются на выход OUT в том же такте Т1.

Основными причинами разброса моментов поступления синхроимпульсов являются разница в длинах проводников, по которым они распространяются и нагрузок на их источники – буферные тактовые повторители. Задержка повторителя, нагруженного на один элемент, естественно меньше, чем у нагруженного на десяток, даже если не учитывать емкостную нагрузку ведущих к ним проводников (wire load). К способам уменьшения этого разброса относятся: трассировка каждого яруса ветвей дерева синхросигналов проводниками одинаковой длины и ширины, повышение нагрузочных возможностей тактовых буферных повторителей ( см.рис.5.11) и применение специальных элементов (узлов), обеспечивающих автоподстройку фаз синхросигналов.

Рис.5.10. Задержка синхросигнала(C_DEL) в цепи разводки синхросигналов приводит к неправильной работе схемы

Б) Нестабильность и искажение формы синхросигнала (Clock Fidelity,Clock Jitter).

Это параметр динамический. Временная диаграмма тактового сигнала должна иметь минимум искажений формы(Clock Fidelity) и не «дрожать» (Clock Jitter). Реальная форма синхросигнала частотой в несколько сотен мегагерц далека от идеальной прямоугольной, рисуемой в курсовых проектах студентами. Она скорее напоминает синусоиду с наложенным на нее шумом помех и наводок. Так как порог срабатывания триггеров имеет разброс, пологий фронт синхросигналов также может служить источником разброса моментов срабатывания запоминающих элементов схемы. Дрожь синхроимпульсов (Clock Jitter–динамический разброс моментов их поступления) определяется такими факторами, как наводки, нестабильность питания за счет изменения на каждом такте количества переключаемых элементов и т.п. На высоких частотах проводники ведут себя как длинные линии с индуктивной и емкостной составляющими и важно избегать отражений сигналов на их концах– правильно их терминировать, используя либо резисторы с параметрами, равными волновому сопротивлению линии, либо специальные терминирующие элементы, применять защиту от помех –экранирование и т.п.

Цепь разводки синхросигналов

Основные идеи процесса трассировки (разводки) синхросигналов в схеме сводятся к следующим. Строится граф -дерево разводки синхросигналов (рис.5.11). Все конечные вершины графа должны быть равноудаленными от корня дерева (места поступления синхросигнала в схему). Каждой вершине сопоставляется буфер–повторитель. Количество буферов (тактовых буферов) на пути от вершины к каждому синхронизируемому элементу должно быть одинаковым. На каждом ярусе дерева разводки все узлы должны быть одинаково нагружены, т.к. задержки слабо нагруженных тактовых буферов примерно вдвое меньше, чем у максимально нагруженных.

Рис.5.11. Дерево разводки синхросигналов

Проектирование систем синхронизации и разводка синхросигналов по конструктиву микросхемы БИС выполняется опытными специалистами с использованием специальных подсистем САПР типа компиляторов синхросигналов– (clock compiler). Проектировщикам предлагается также набор специальных узлов, с помощью которых может проводиться коррекция расфазирования синхросигналов и если необходимо, умножение или понижение их частоты. Эти узлы в зарубежной терминологии называются :цифровыми схемами управления синхросигналами ( DCM–Digital Clock Manager),узлами согласования фазы сигнала( PLL–Phase Locked Loop),узлами согласования задержек(DLL–Delay Locked Loop) и т.п.[21-25]). Помимо использования таких узлов, проектировщик может выделять в проекте отдельные области локальной синхронизации (такт– домены–clock domain),малый размер которых упрощает задачу разводки и использовать в них быстрые локальные синхросигналы (Local clock) вместо медленных глобальных (Global clock).

5.1.4. Полезная и вспомогательная часть такта

Среди методов повышения быстродействия схем были отмечены такие, как балансировка конвейера и уменьшение длины критического пути. Но повышение тактовой частоты не беспредельно. Помимо ограничений типа конечной скорости света, существуют и дополнительные факторы, ограничивающие пределы уменьшения тактового периода-периода синхросигнала.