пояснительная записка (Курсовой проект (готовый) вариант 84), страница 5
Описание файла
Файл "пояснительная записка" внутри архива находится в следующих папках: Курсовой проект (готовый) вариант 84, 84. Документ из архива "Курсовой проект (готовый) вариант 84", который расположен в категории "". Всё это находится в предмете "электронные вычислительные машины (эвм)" из 5 семестр, которые можно найти в файловом архиве МГТУ им. Н.Э.Баумана. Не смотря на прямую связь этого архива с МГТУ им. Н.Э.Баумана, его также можно найти и в других разделах. Архив можно найти в разделе "курсовые/домашние работы", в предмете "эксплуатация эвм" в общих файлах.
Онлайн просмотр документа "пояснительная записка"
Текст 5 страницы из документа "пояснительная записка"
Синтез операционного элемента № 4
Операционный элемент № 4 состоит из:
-
асинхронного RS-триггера, который служит для формирования сигналов ГОТ=1 и ГОТ=0
-
двух инверторов управляющих сигналов (они нужны потому что у используемого RS-триггера активные уровни - низкие)
-
инвертирующего буферного элемента с 3-мя состояниями выходов, который нужен из-за того, что сигнал ГОТ выдается на общую шину управления, и для того, чтобы в моменты, когда наше ВУ не работает, оно не мешало работать другим устройствам, использующим ту же шину
Ниже приведена таблица, которая показывает, какие значения появляются на входах триггера и буферного элемента при подаче управляющих сигналов.
После таблицы приведены функциональные зависимости значений входов триггера и буферного элемента от управляющих сигналов.
Управляющие сигналы | Микрооперация | Триггер № 3 | Буферный элемент № 3 | ||
У6 | ЗАПР:=0 | 1 | 0 | 1 | 1 |
У7 | ЗАПР:=1 | 0 | 1 | 0 | 0 |
При поступлении на операционный элемент сигнала У6, он инвертируется и подается на вход триггера, из-за чего на выходе триггера появится уровень логической единицы, который будет подан одновременно на информационный вход и вход разрешения вывода информации буферного элемента с 3-мя состояниями, из-за чего выход буферного элемента перейдет в высокоимпедансное состояние, и следовательно на выходную шину не будет идти никаких сигналов, что тождественно состоянию сигнала ГОТ=0.
При поступлении на операционный элемент сигнала У7, он инвертируется и подается на вход триггера, из-за чего на выходе триггера появится уровень логического нуля, который будет подан одновременно на информационный вход и вход разрешения вывода информации буферного элемента с 3-мя состояниями, из-за чего на выходе буферного элемента появится уровень логической единицы, и следовательно на выходную шину будет выдан сигнал ГОТ=1.
Схема операционного элемента № 4 приведена на рисунке № 10.3.
Синтез операционного элемента № 5
Операционный элемент № 5 состоит из:
-
асинхронного RS-триггера, который служит для формирования сигналов РЕЗ=1 и РЕЗ=0
-
двух инверторов управляющих сигналов (они нужны потому что у используемого RS-триггера активные уровни - низкие)
-
инвертирующего буферного элемента с 3-мя состояниями выходов, который нужен из-за того, что сигнал РЕЗ выдается на общую шину управления, и для того, чтобы в моменты, когда наше ВУ не работает, оно не мешало работать другим устройствам, использующим ту же шину
Ниже приведена таблица, которая показывает, какие значения появляются на входах триггера и буферного элемента при подаче управляющих сигналов.
После таблицы приведены функциональные зависимости значений входов триггера и буферного элемента от управляющих сигналов.
Управляющие сигналы | Микрооперация | Триггер № 4 | Буферный элемент № 4 | ||
У8 | ЗАПР:=0 | 1 | 0 | 1 | 1 |
У9 | ЗАПР:=1 | 0 | 1 | 0 | 0 |
При поступлении на операционный элемент сигнала У8, он инвертируется и подается на вход триггера, из-за чего на выходе триггера появится уровень логической единицы, который будет подан одновременно на информационный вход и вход разрешения вывода информации буферного элемента с 3-мя состояниями, из-за чего выход буферного элемента перейдет в высокоимпедансное состояние, и следовательно на выходную шину не будет идти никаких сигналов, что тождественно состоянию сигнала РЕЗ=0.
При поступлении на операционный элемент сигнала У9, он инвертируется и подается на вход триггера, из-за чего на выходе триггера появится уровень логического нуля, который будет подан одновременно на информационный вход и вход разрешения вывода информации буферного элемента с 3-мя состояниями, из-за чего на выходе буферного элемента появится уровень логической единицы, и следовательно на выходную шину будет выдан сигнал РЕЗ=1.
Схема операционного элемента № 5 приведена на рисунке № 10.4.
Синтез операционного элемента № 6
Операционный элемент № 6 состоит из:
-
синхронного RSD-триггера, который хранит один бит информации о знаке первого операнда (в том виде, в котором он пришел с входной шины)
Ниже приведена таблица, которая показывает, какие значения появляются на входах триггера при подаче управляющих сигналов.
После таблицы приведены функциональные зависимости значений входов триггера от управляющих сигналов.
Управляющие сигналы | Микрооперация | Триггер №1 | ||
У10 | ТзнА:=ШВх5 | 1 | 1 | 1 |
Входы установки и сброса триггера не используются. По положительному перепаду сигнала У10 информация из входной шины записывается в триггер и хранится там до следующего положительного перепада сигнала У10.
Схема операционного элемента № 6 представлена на рисунке № 11.1.
Синтез операционного элемента № 7
Операционный элемент № 7 состоит из:
-
синхронного RSD-триггера, который хранит один бит информации о знаке второго операнда (в том виде, в котором он пришел с входной шины)
Ниже приведена таблица, которая показывает, какие значения появляются на входах триггера при подаче управляющих сигналов.
После таблицы приведены функциональные зависимости значений входов триггера от управляющих сигналов.
Управляющие сигналы | Микрооперация | Триггер №1 | ||
У11 | ТзнВ:=ШВх5 | 1 | 1 | 1 |
Входы установки и сброса триггера не используются. По положительному перепаду сигнала У11 информация из входной шины записывается в триггер и хранится там до следующего положительного перепада сигнала У11.
Схема операционного элемента № 7 представлена на рисунке № 11.2.
Синтез операционного элемента № 8
Операционный элемент № 8 состоит из:
-
регистра A(7:0), в котором при операции "деление" хранится и сдвигается младшая часть первого операнда (А)
-
регистра A(15:8), в котором при всех операциях, кроме деления хранится весь первый операнд (А) или старшая часть первого операнда (при операции "деление")
-
мультиплексора A, состоящего из четырех одинаковых мультиплексоров, и предназначенного для обеспечения возможности заносить данные в обе части регистра А из входной шины, из регистра С и из регистра D
-
вспомогательных логических элементов ИЛИ и И, предназначенных для формирования осведомительного сигнала A=0
Ниже приведена таблица, которая показывает, какие значения появляются на входах регистра А(15:8), регистра А(7:0) и мультиплексоров А №1,2,3 при подаче управляющих сигналов.
После таблицы приведены функциональные зависимости значений входов регистра А(15:8), регистра А(7:0) и мультиплексоров А №1,2,3 от управляющих сигналов.
Управляющие сигналы | Микрооперация | Регистр А(15:8) | Регистр А(7:0) | Мультиплексор А № 1 | Мультиплексор А № 2 | Мультиплексор А № 3 | |||||||||||||||||||
S0 | S1 | DSR | DSL | C | S0 | S1 | DSR | DSL | C | S0 | S1 | S0 | S1 | S0 | S1 | ||||||||||
У16, У17, У10, У15 | А(13:8):=ШВх | 1 | 1 | * | * | 1 | 1 | * | * | * | * | * | * | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 |
У16, У17, У10, У14 | А(15:8):=С | 1 | 1 | * | * | 1 | 1 | * | * | * | * | * | * | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 |
У16, У17, У10, У14, У15 | А(15:8):=D | 1 | 1 | * | * | 1 | 1 | * | * | * | * | * | * | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 1 |
У16, У17, У18, У15 | А(7:0):=ШВх | * | * | * | * | * | * | 1 | 1 | * | * | 1 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 |
У16, У17, У18, У14 | А(7:0):=C | * | * | * | * | * | * | 1 | 1 | * | * | 1 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 |
У17, У10, У18 | L1(A.0) | 0 | 1 | * | * | 1 | 1 | 0 | 1 | * | 0 | 1 | 1 | * | * | * | * | * | * | * | * | * | * | * | * |
Регистр А(15:8):