ВчУ (Электронный лекционный курс), страница 7

3.10. Сдвигатель.

Комбинационный сдвигатель, применяемый в СВ, предназначен для выполнения арифметического или логического сдвига 16-разрядного числа вправо, либо влево на любое число разрядов от 1 до 15 и формирования контрольных разрядов по четности для старшего и младшего байтов результата.

Сдвигатель может работать в 4-х режимах, которые задаются кодовой комбинацией сигналов: АРИФМЕТИЧЕСКИЙ-ЛОГИЧЕСКИЙ (АР/ЛОГ) и ВПРАВО-ВЛЕВО ПР/Л согласно табл. №5.

Таблица № 5.

В первом режиме (сдвиг влево логический) производится сдвиг информации в сторону старших разрядов. При этом старшие разряды «выдвигаются» за разрядную сетку и теряются. Места, освобождаемые младшими разрядами, заполняются нулями.

Во втором режиме (сдвиг вправо логический) производится сдвиг информации в сторону младших разрядов разрядной сетки сдвигателя. При этом младшие разряды выходящие за поле разрядной сетки теряются, а места освобожденные старшими разрядами, заполняются нулями.

Арифметические сдвиги (режим 3 и 4) характерны тем, что при их выполнении значение нулевого (знакового) разряда не изменяется, а сдвигу подлежат оставшиеся разряды. Так при выполнении арифметического сдвига влево (режим 3) информация смещается в сторону старших разрядов разрядной сетки сдвигателя, и сдвиг начинается с первого разряда (а не нулевого, как при логическом сдвиге). Места, освобожденные младшими разрядами, заполняются нулями. При выполнении арифметического сдвига вправо (режим 4) «выдвигаются» младшие разряды, а места, освобожденные старшими разрядами, заполняются нулями, - если знаковый разряд равен нулю, или единицами, - если знаковый разряд равен единице.

Сдвигатель выполнен по трехуровневой схеме. Такая организация сдвигателя позволяет производить сдвиг числа на различное число разрядов (от 1 до 15). На первом уровне производится сдвиг информации на 8 разрядов, на втором - на 1, 2 либо 3 разряда, на третьем - на 4 разряда.

В сдвигателе предусмотрена схема формирования контрольных разрядов, формирование которых производится параллельно с самой операцией СДВИГ. Контрольные разряды для каждого байта формируются путем сложения по mod2 старого контрольного разряда с четностью выдвигаемых и вдвигаемых разрядов каждого байта. Причем, при выполнении арифметических сдвигов неучастие в них 0-го (знакового) разряда учитывается схемой коррекции контрольных разрядов.

Результирующая информация поступает на регистр результата РР1, где производится свертка по mod2 каждого байта и результаты свертки сравниваются с соответствующими разрядами сформированными в сдвигателе. В случае не сравнения вырабатывается сигнал сбоя соответствующего байта.

4. Структурная схема ВчУ. Устройство управления ВчУ.

4.1. Назначение и состав устройства управления.

Устройство управления ВчУ (УУ) служит:

• для выработки необходимых при выполнении команд сигналов микроопераций, обеспечивающих централизованное управление работой всех устройств ВчУ;

• для организации управления обменом ВчУ с ЗУ.

Для УУ выбран ритм функционирования, который называется «ритм переменной синхронизации». Это означает, что каждая МК выполняется за один цикл следования СИ СВ. Но в том случае, если для продолжения микропрограммы требуется результат предыдущей МК, производится мгновенная блокировка всех управляющих схем до тех пор, пока не реализуется ожидаемое условие.

В состав УУ ВчУ (рис. 15) входят следующие устройства:

• шифратор микроопераций (ШМ), предназначенный для выдачи микрокоманд;

• логический блок, предназначенный для выработки адреса следующей микрокоманды;

• схема управления выполнением операций умножения и деления.

Рис. 15. Структурная схема УУ ВчУ.

УУ ВчУ организованно как многопрограммное управляющее устройство и выполнено на ИМС 133 серии. Каждая микрокоманда, получаемая с вывода ШМ, выполняет следующие функции, указывая:

• выполняемые микрооперации;

• следующую микрокоманду с помощью задания адреса выхода из выполняемой микрокоманды.

В слове микрокоманды имеются две зоны соответствующие этим двум функциям: зона микроопераций и зона адреса выхода из выполняемой микрокоманды.

Адрес следующей микрокоманды формируется на основании анализа кода операции, получаемого из ВР, адреса выхода из выполняемой микрокоманды, вырабатываемого ШМ и ряда условий, вырабатываемых логическим блоком УУ.

4.2. Логический блок УУ.

В состав логического блока УУ входят:

• два 5-разрядных регистра кода операции (РКОп-1 и РКОп-2);

• три дешифратора кода операции (ДшКОп-1,-2,-3);

• два 4-х разрядных регистра адреса микрокоманд (РАМ-1 и РАМ-2);

• схема выработки условий перехода;

• два дешифратора адреса микрокоманд (ДшАМ-1 и ДшАМ-2);

• схема выработки адреса опроса микрокоманды (модификатор).

а) Регистр кода операции – предназначен для приёма кода операции из ВР (0…4 разряды), хранения и выдачи его в ДшКОп.

б) Регистр адреса микрокоманды - предназначен для приёма адреса выхода из выполняемой микрокоманды из ШМ, хранения и выдачи его в ДшАМ.

Информация из ДшКОп и ДшАМ поступает затем в модификатор, где происходит выработка адреса опроса микрокоманд в позиционном коде.

С выхода ДшАМ получаем сигналы А0; А1; А2; А4; А5; А6; А8; А9; А10; А12; А13; А14, соответствующие кодам, указанным цифрой (А10 = 0р РАМ*1р РАМ*2р РАМ* 3р РАМ).

в) Схема выработки условий перехода (ВУП) – предназначена для формирования признаков, управляющих выборкой микрокоманды из шифратора микрокоманд.

ВУП состоит из:

1. Схемы анализа кода конфигурации числа, получаемого из 5, 6, 7-го разрядов ВР.

Производит анализ КфЧ на 0 и на 4.

Анализ на «0» необходим при выполнении команд загрузки ОР и РгВчУ для выделения команды ЗОР Анализ КфЧ = 4 необходим при выполнении арифметических и логических команд для определения второго операнда:

• при КфЧ = 4 вторым операндом является код Ас.

• при КфЧ неравном 4 вторым операндом является содержимое А2.

Конструктивно схема анализа кода конфигурации числа выполнена в ТЭЗе ЛУС-2-084.

2. Схемы анализа кода индексации числа получаемого из 8…10 р ВР.

Анализ кода индексации на 0 дает возможность определить необходимость выполнения индексации адреса А’2 содержимым одного из индексных регистров.

Конструктивно схема анализа кода индексации числа выполнена в ТЭЗе ЛУС-2-084.

3. Схемы формирования признака изменения адреса команды, следующей за командами: изменения адреса следующей команды (ИЗА), дешифрация заявки (ДШЗ), запись номера процессора с установкой признака изменения адреса (ЗНПИ), предназначенный для выработки сигнала снимающего блокировку (разрешает формирование АЭК и формирует ПРИЗА, поступающий в модификатор).

А=А’2+И+И ИЗА*ПРИЗА

Адрес команды, следующей за командами ИЗА, ДШЗ и ЗНПИ, изменяется на:

а) содержимое ячейки памяти, выбранной по исполнительному адресу А2 команды ИЗА, записанное в ОР с адресом А1 команды ИЗА;

б) удвоенный порядок нормализации содержимого либо ячейки памяти выбираемой по А2 команды ДШЗ, либо <РМ/РЗ>, записанного в ОР с адресом А1 команды ДШЗ;

в) Номер процессора, запаянный на разъеме стойки П и записанный в ОР по А1 команды ЗНПИ.

Конструктивно схема формирования признака изменения адреса выполнена в ТЭЗЕ ЛУС-2-084.

4. Схемы выработки признака выполняемого перехода по командам условной и безусловной передачи управления по адресу и по ячейке.

При выполнении команд условной (УПА, УПЯ) и безусловной передачи управления но адресу и по ячейке (БПА, БПЯ) осуществление перехода или сохранение естественного хода программы зависит от кода конфигурации числа (5, 6, 7р. команды), признака перехода Пр, записанного в 11р. команды (рис. 2, в, г), признаков ,₁,₂,₃, хранящихся в регистре ССП и признака d, поступающего из нормализатора. По КфЧ осуществляется выбор того или иного признака (КфЧ = 1 соответствует признаку , КфЧ = 2 соответствует признаку₁, КфЧ = 3 соответствует признаку ₂, КфЧ = 4 соответствует признаку₃, КфЧ = 5 соответствует признаку d, или указывается безусловная передача управления в случае выполнения БПА, БПЯ (КфЧ = 0) и безусловный останов по адресу (БОСТА), безусловный останов по ячейке (БОСТЯ) (КфЧ = 5). При выполнении условной передачи управления по одному из признаков, выбранный признак сравнивается с признаком перехода Пр, указанным в коде команды, и при их совпадении выполняется переход. В противном случае управление передается следующей команде.

Таким образом, схема выработки признака выполняемого перехода по командам условной и безусловной передачи управления по адресу и по ячейке представляет собой комбинационную схему принимающую КфЧ из РКфЗ, признаки ,₁,₂,₃ из, соответственно, 0, 1, 2, 3р ССП, признак d из нормализатора, признак перехода Пр из 11р ВР и реализующую следующую формулу:

ВП:=Кфч=0 vКфЧ=5 v Кфч=1* (Пр +) v Кфч=2*(Пр +₁) v Кфч=3*(Пр +₂) vКфч=4*(Пр +₂)vКфч=6(Пр + d)

Информация с выхода этой схемы поступает в модификатор.

Конструктивно схема выработки сигнала ВП расположена в ТЭЗе ЛУС-2-080.

5. Схемы выработки признака выполняемого перехода по команде условная передача управления по одноразрядному признаку (ВП УППР).

Выбор одноразрядного признака, совпадение которого с Пр2, указанным в коде команды УППР (рис.2, б), влечет за собой выполнение перехода по адресу, осуществляется с помощью:

• адреса А1 (11…15р кода команды), указывающего номер оперативного регистра;

• Пр1 (5р кода команды), при равенстве которого «0»;

• Пр2 сравнивается с одним из информационных разрядов, а при равенстве его «1» с одним из контрольных разрядов ОР выбранного по А;

• номера разряда №р (7…10 р кода команды), указывающего разряд, сравниваемый с Пр2. В случае перехода по контрольному разряду старшего байта - №р.=0001, младшего байта - №р.= 0010, а при переходе по признаку, равному сумме контрольных разрядов младшего и старшего байтов по mod2, №р.= 0100.

Конструктивно схема выработки признака выполняемого перехода по команде УППР выполнена в ТЭЗе ЛУС-2-080.

6. Схемы анализа обращения к общему полю ЗУ (ЗУЧ, ОРЧ, ЗУК, ОРК) предназначена для выработки и выдачи в модификатор признаков обращения к ЗУ или подменяющем его ОР.

Конструктивно схема анализа обращения к общему полю ЗУ выполнена в ТЭЗах ЛУС-2-058 и ЛУС-2-083.

7. Схемы приостанова работы УУ. Предназначена для выработки сигналов осуществляющих блокировку работы УУ, обеспечивающих реализацию «ритма» переменной синхронизации. Каждая микрокоманда выполняется за один такт синхроимпульсов и после выполнения безусловно ставит на регистры адреса микрокоманд адрес выхода из выполняемой микрокоманды. Сразу же после этого модификатором из информации, поступающей с ДшКОП, ДшАМ и со схемы выработки условий переходов, осуществляется выбор следующей микрокоманды. В тех же случаях когда для продолжения микропрограмм требуются результаты предыдущих действий, происходит мгновенная блокировка УУ до тех пор, пока не реализуется ожидаемое условие.

Блокировка УУ происходит сразу же после приема адреса выхода из выполняемой микрокоманды на РАМ-1 и РАМ-2. Таким образом, разблокировка начинается с выработки модификатором опроса ШМ и выполнения выбранной микрокоманды.

Конструктивно схема приостанова работы УУ выполнена на ТЭЗах ЛУС-2-058, ЛУС-2-059 и ЛУС-2-084.

г) Модификатор предназначен для выработки из информации, поступающей из ДшКОП-1(2, 3) ДшАМ-1(2) схемы выработки условий перехода (ВУП) и сигнала АВР поступающего из схемы ССП, опросов шифратора микроопераций (МО), являющихся адресом микрокоманд в позиционном коде.

Конструктивно модификатор расположен в ТЭЗах ЛУС-2-058, ЛУС-2-059, ЛУС-2-084.

4.3. Шифратор микроопераций.

Предназначен для выработки управляющих сигналов (микроопераций), поступающих во все устройства ВчУ и под управлением которых в этих устройствах реализуется выполнение операций, обеспечивающих выполнение команд.

На вход шифратора поступают сигналы отрицательной полярности (опросы мк), которые вырабатываются в модификаторе и в схеме управления выполнением операций «умножение» и «деление», т. е. Микрооперация (МО) - функция от опросов микрокоманды (МК). В шифраторе вырабатывается 51 МО.