КМ-1. Комбинационные логические схемы. Лабораторная работа. + КМ-2. Комбинационные функциональные узлы и устройства. Лабораторная работа. + КМ-3. Проектирование схем. Лабораторная работа.

☑️ Готовая работа - КМ-1. Комбинационные логические схемы. Лабораторная работа. + КМ-2. Комбинационные функциональные узлы и устройства. Лабораторная работа. + КМ-3. Проектирование схем. Лабораторная работа. по курсу Схемотехника

📚 Услуги для ИДДО (жми на нужную ⬇️ ):
➡️ Любой тест в ИДДО | Любой КМ | Любой предмет | Сессия под ключ | Практика | ВКР (Диплом) ⬅️

Остались вопросы? Скорее пиши ➡️ Написать эксперту

➡️ Готовые работы по курсу ⬅️
▶️ Помощь с работами по курсу ◀️

Задание:

Лабораторная работа №1
Комбинационные логические схемы
Задание 1. Освоение системы ДИИДС .Изучите краткое руководствопо системе ДИИДС d–DcS ( см. Приложение в конце этого сборника ). 1.1.Постройте модель вентиля НЕ (инвертор) 1.2.проведите анимацию 1.3.получите временные диаграммы (в отчете все это должно быть) 1.4.определите задержку элемента 1.5.постройте модель пользовательского блока из двух вентилей НЕ, соединенных последовательно, выполните для нее пункты 1.3 и 1.4, 1.6.получите генерируемый ДИИДС vhdl код модели вентиля НЕ.
Задание 2. Изучение функций логических элементов и их ДИИДСмоделей . Булевские таблицы истинности логических функций (операций) НЕ– NOT, И–AND, НЕ_И–NAND, ИЛИ–OR, НЕ_ИЛИ–NOR, ИСКЛЮЧИТЕЛЬНОЕ_ИЛИ–XOR, ИСКЛЮЧИТЕЛЬНОЕ_НЕ_ИЛИ– XNOR представлены на рис.1.3.
Задание 3. Изучите задержку и инерциальные свойства модели вашего элемента(см. задание 2),инерциальные - подавая сигналы длительностью меньшей, чем задержка элемента

Часть 2 . ПРОЕКТИРОВАНИЕ КОМБИНАЦИОННЫХ ЛОГИЧЕСКИХ СХЕМ С ПРИМЕНЕНИЕМ БУЛЕВОЙ АЛГЕБРЫ
Задание 1. Постройте схему (рис.2.1), реализующую функцию 3И(AND3) на вентилях 2И( AND2) и ее тест стенд. Т.е добавьте источники входных сигналов и средства наблюдения выходных. Для нашего случая это двухуровневая схема из двух вентилей 2И, длина критического пути которой равна 2.
Задание 2. Постройте схему, реализующую функцию Y=F(A,B,C,D), соответствующую варианту задания и проверьте ее моделированием (табл. 2.4, в двоичном алфавите, для всех возможных комбинаций сигналов на входах). Определите задержку и количество оборудования. Получите VHDL код.
Задание 3.Проектирование устройств с применением Программируемых Логических Матриц (ПЛМ). Программируемые логические интегральные схемы (ПЛИС) - это одно из перспективных направлений развития элементной базы. Прототипами современных ПЛИС являлись микросхемы ПЛМ – программируемые логические матрицы (PLA–Programmable Logic Array) и ПМЛ – программируемые матрицы логики (PAL–Programmable Array Logic). ПЛМ – комбинационная схема, которая имеет N входов и M выходов. Пример- входы IN и выходы OUT на рис 2.3. Она состоит из двух блоков– матрицы И и матрицы ИЛИ (рис.2.3), а так же входных и выходных буферов. Матрица И представляет собой совокупность из К штук 2*N– входовых схем И, образующих строки матрицы (термы). На стро- 13 ки из входных буферов поступают прямые и инверсные значения внешних входов ПЛМ. Выходы каждой из этих строк можно соединить с входами К– входовых схем ИЛИ, образующих столбцы матрицы ИЛИ, их М штук. Выходы этих схем ИЛИ и являются выходами ПЛМ.Лабораторная работа №2
Комбинационные функциональные узлы и устройства
Задание 1. Изучение встроенных в DEEDS блоков дешифраторов на примере дешифратора 2–4. Построить его таблицу истинности и измерить по временной диаграмме задержки при изменении разрешающего сигнала E для четных вариантов и информационных входов A0, A1 для нечетных вариантов. Получить VHDL описание.
Задание 2. Постройте дешифратор каскадированием из более простых (табл.1.2). Проверьте его работоспособность, получите временные диаграммы для всех комбинаций входных сигналов в соответствии с заданием.

Задание 3. Изучите поведение схемы мультиплексора 2 – 1, приведенной на рис. 1.2.

Задание 4. Изучение мультиплексора 4–1 а) Исследовать мультиплексор 4–1 из библиотеки базовых элементов dDcS. Построить таблицу истинности и измерить временные задержки.
Задание 5. Каскадирование мультиплексоров. Используя встроенные в ДЕЕДС блоки мультиплексоров постройте каскадированием более сложный и проверьте правильность работы схемы (табл.1.2) .

Часть 2 ИЗУЧЕНИЕ И ПРОЕКТИРОВАНИЕ АРИФМЕТИКО–ЛОГИЧЕСКИХ УСТРОЙСТВ
Задание 1. Постройте схему двоичного одноразрядного сумматора в элементном базисе И,ИЛИ,НЕ, XOR, проверьте ее моделированием, определите задержку, получите vhdl код. На рис. 2.2 представлены его УГО и таблица истинности логической функции, где А, В, С ‒ входы, S – выход суммы, Ci–перенос в следующий разряд.
Задание 2. Построить схему двухразрядного сумматора с последовательным переносом из двоичных одноразрядных сумматоров- блоков ДИИДС типа FULL ADDER, проверить функцию и измерить задержку.
Задание 3. Изучение преобразования кодов. а) Исследовать работу блока COMPLEMENTOR- преобразователя кодов ДИИДС (получение дополнительного и обратного кодов из табл. 2.2).
Задание 4. Требуется построить и проверить схему простого АЛУ варианты см. в табл. 2.1 и 2.2. Входные данные– коды А и В – 4х разрядные числа со знаком из табл. 2.1, Код операции COP– 4 разряда, коды для АЛУ выбираются из табл. 2.2. Коды операций(СОР): 0000– сложение,0001 –вычитание , 1001 И, 0010– ИЛИ, 0011– НЕ, 0100– И–НЕ, 0101– ИЛИ–НЕ, 0111– XOR, 1000– XNOR. Отрицательные числа подавать с преобразователя в дополнительном коде. Получить временную диаграмму и VHDL описание.
Лабораторная работа №3
Задание 1. Подтвердите приведенные выше утверждения 1.1.С помощью системы моделирования DEEDS создайте проект RS NOR триггера. Обратите внимание, что начальное значение выходных сигналов триггера - X (неопределенно - см. диаграммы на рис. 1.2). 1.2.Подайте сигнал «1» на вход S, а сигнал «0» - на вход R. Тогда выходной сигнал Q=0, а на выходе NQ сигнал =1.. Это установка триггера в 1. 1.3.Подайте сигнал «1» на вход R и сигнал «0» - на вход S . На выходе Q появляется сигнал «0», на выходе NQ - сигнал «1». Это сброс триггера в 0. 1.4.Убедитесь, что когда оба входа S и R равны «0», триггер запоминает старое значение. Это режим хранения в триггере. 1.5.Если сигналы R = 1 и S = 1 одновременно подаются на входы триггера RS, то выходные сигналы будут Q = NQ = 0. Эта комбинация входных сигналов R = 1 и S = 1 называется запрещенной для RS NOR триггера . Запрет означает только то, что если после входной комбинации R = 1 и S = 1 подается комбинация R = 0 и S = 0, то появляются так называемые гонки сигналов. Состояние, в которое переходит триггер, определяется соотношением задержек в его логических элементах. Некоторые триггеры в реальной схеме перейдут в состояние «1», другие «0». Логический элемент (логический вентиль) имеет задержку распространения сигнала (Tpd). Для реальных элементов это случайная величина в диапазоне от Tpdmin до Tpdmax, определяемая нестабильностью технологического процесса их изготовления. Время установки триггера RS в новое состояние в среднем составляет Tpd_rs = 2 * Tpd_gate (рис.1.1).

Задание 2. D -Триггер защелка (статический D -Триггер , D-Latch). Схема D- Триггера защелки и его таблица истинности показаны на рис. 1.3. Когда тактовый сигнал C = 1, триггер D является «прозрачным», и выходной сигнал Q повторяет входной сигнал D. Если поступает сигнал C=0, триггер-защелка D запоминает последнее значение входного сигнала D (рис. 1.3).
Рис.1.3.СхемаD-триггера-защелки(D-LatchFlip-Flop)итаблица истинности
Поведение D-триггера-защелки( D-Latch Flip-Flop) вблизи спада сигнала C имеет особенности. В это время входной сигнал D не должен изменяться. Этот интервал времени начинается от времени предустановки tsetup до момента, пока синхросигнал C не станет =0, и заканчивается с истечением времени удержания(thold) после того, как сигнал C стал =0. Если сигнал D изменяется в течение этого интервала, состояние D-триггера-защелки(D-Latch Flip-Flop) непредсказуемо.
2.1.Изучите поведение схемы рис. 1.3.
2.2.Изучите поведение блока DEEDS D -триггера -защелки (Flip-Flop D- Latch).
2.3.Сравните полученные временные диаграммы двух схем.


Часть 2. Регистры и счетчики
Задание 1. Изучение параллельных регистров. Условное графическое изображение (УГО) 8-разрядного параллельного регистра D-триггеров и 4- разрядного регистра- блока ДИИДС PIPO4 показано на рис. 2.1.Обозначение входов и выходов: -входы данных Di (Pi), тактовый вход C(Ck), -разрешающий вход E, -сброс вход R(CL), выход Qi.
Задание 2. Регистры с тристабильными выходными буферами. Этот тип регистров используется при реализации схем типа общей шины. Условное графическое обозначение 8- разрядного параллельного регистра - микросхема ИР23 и эквивалентная схема его реализации в ДИИДС показаны ниже на рис. 2.2. Разработайте проект четырехразрядной общей шины на регистрах с тристабильными буферами, содержащий два входных регистра А и В и два выходных У1 и У2 и проверьте моделированием все 4 возможные передачи данных (из А в У1, из А в У2, из В в У1, из В в У2), записав в регистр А код, соответствующий вашему номеру в группе (остаток от деления номера на 16), в регистр В – инвертированный код из регистра А.
Задание 3 . Счетчик по модулю М. Счетчик по модулю М, является счетчиком, модуль которого М не кратен степени двойки (т.е. например не равен 4 или 8 или 16 и .т.д.). За основу этого счетчика всегда берется двоичный счетчик, модуль счета К которого превышает М. Схема счетчика по модулю М = 6 на базе двоичного счетчика с К = 8 представлена на рис. 2.3.
Задание. Разработайте и проверьте проект счетчика по модулю М, где М - ваш номер варианта + 5, используя блоки счетчики ДИИДС. Если номер варианта + 5 является степенью двойки или равен 6, то модуль нужно выбрать равным М = 7.