Курсовая работа: JK триггер с асинхронным сбросом

Вариант № 5

Технические условия Оборудование кафедры полупроводниковой электроники и наноэлектроники, статьи и исследовательские работы на заданную тему. Целью курсовой работы является создание схем и моделирование топологии логических схем в программной среде TannerEDA по заданному варианту (5), а также DRC проверка полученных топологий.

Содержание и объем проекта (графические работы, расчеты и прочее)

Курсовой проект содержит 30 страниц, 17 рисунков, 2 таблицу, 6 источников литературы.

СОДЕРЖАНИЕ

Задание на курсовую работу 2

Замечания руководителя 3

Введение 5

1 Теоретическая часть 6

1.1 Триггеры. Основные сведения 6

1.1.1 Бистабильная ячейка 6

1.1.2 Простейший триггер 8

1.1.3 Классификация триггеров 9

1.1.4 Классификация триггеров по способу приема информации 11

1.1.5 Простые RS-триггеры и защелки 14

1.1.6 Логические структуры триггеров T и JK 16

2 Практическая часть 21

2.1 Создание схем в S-Edit 22

2.2 Создание топологии в L-Edit 23

2.3 DRC проверка топологии 25

Заключение 29

Список использованных источников 30

ВВЕДЕНИЕ

Современные интегральные микросхемы представляют собой сложные электронные устройства, проектирование которых требует многоуровневого подхода. Наиболее детальным уровнем представления является электрическая схема, состоящая из отдельных компонентов (транзисторов, резисторов, конденсаторов), которые формируют базовые элементы цифровой и аналоговой электроники. Следующий уровень абстракции — структурная схема, где устройство описывается в виде соединения логических элементов (И, ИЛИ, НЕ) и триггеров для цифровых схем или аналоговых каскадов (усилителей, фильтров) для аналоговых систем. Эти элементы выполняют элементарные операции, но их комбинация позволяет реализовать сколь угодно сложные функции.

Для проектирования сверхбольших интегральных схем (СБИС), таких как микропроцессоры, микроконтроллеры или преобразователи данных, применяется функциональный уровень представления. На этом уровне система разбивается на макроузлы (АЛУ, регистры, блоки памяти), каждый из которых, в свою очередь, состоит из сотен или тысяч простейших элементов.

В данной курсовой работе исследуется RSC-триггер, тактируемый срезом (фронтом) сигнала — ключевой элемент цифровых систем, используемый для синхронного хранения и управления состоянием. Такой триггер изменяет своё состояние только в момент перепада тактового импульса (например, при переходе от 0 к 1), что повышает устойчивость схемы к помехам и исключает "гонки" сигналов.