МПТиВС-курсовая (775130), страница 3

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 3)

Работа устройства демонстрируется эпюрами напряжений на рис. 3.6.3.

Рис. 3.6.3.

Устройство требует для построения 17 корпусов микросхем, в том числе: по две микросхемы К155ЛН1, К155ЛИ1, К555ИЕ10, по одной микросхеме К155ЛЛ1, К155ЛА2, К155ТМ2, К555ИЕ19, К555ЛИ3 и шесть микросхем К155ИР13.

Теперь рассмотрим задержки, возникающие при работе устройства и рассчитаем время преобразования и потребляемую мощность.

Данные по потребляемой мощности и среднему времени задержки микросхем, применяемых в устройстве, приведены в таблице:

Подсчитаем критические задержки в схеме и выберем соответствующий период ГИ:

Для правильной работы D-триггера DD7 (К155ТМ2) необходимо, чтобы сигнал на входе D был сформирован на положительном полупериоде сигнала ГИ. Задержка сигнала D относительно фронта ГИ составит:

τ_З.D = τ_З.(DD7)+ τ_З.(DD3.3)+ τ_З.(DD5.1) = 40 + 15 + 12 = 67 нс.

Как уже упоминалось выше, до формирования сигнала считывания УСЧИТН необходимо гарантировать завершение всех переходных процессов в последовательном счетчике на микросхеме К555ИЕ19 (75нс на 5 разрядов). Общая задержка формирования сигнала УСЧИТН - не менее:

τ_{З. УСЧИТН} = τ_З.(DD1.3)+ τ_З.(DD4.2)+ τ_З.(DD10) = 10 + 15 + 75 = 100 нс.

В соответствии с наибольшей критической задержкой (τ_{З. УСЧИТН} = 100 нс) выберем период ГИ: Т=100*2=200 нс.

Рабочая частота устройства – 5 МГц.

Разработанная схема обеспечивает время преобразования 9,6 мкс при потребляемой от источника +5В мощности 4,8 Вт.

1. Комбинационная реализация устройства

При построении устройства в виде комбинационной схемы будем устанавливать на каждые три разряда, начиная с нулевого, со сдвигом на разряд функциональные схемы, определяющие комбинацию вида 101 в тех разрядах, к которым они подключены. Дальнейшая реализация сводится к подсчету единиц, которые выдадут эти схемы при обнаружении комбинаций. Функциональная схема устройства изображена на рис.4.

Для этого разобьем полученный таким образом код на шесть частей:

B{46:1} = B{8:1}. B{16:9} .B{24:17}. B{32:25}. B{40:33}. B{46:41}.00

Последнюю часть дополним двумя нулями до байта.

Каждый байт преобразуется в число единиц с помощью цифрового устройства- преобразователя кода (ПР1-ПР8), работающего по следующей таблице (А - входы преобразователя, D - выходы):

В качестве такого преобразователя будем использовать микросхему программируемой логической матрицы КР556РТ4, изображенную на рис. 4.1, которая совместима с ТТЛ-элементами и обеспечивает задержку не более 70 нс. Запрограммировав эту ПЛМ по приведенной выше таблице, получим нужный нам преобразователь 8-разрядного кода в 4-разрядный.

Числа, полученные на выходе преобразователей кода, будем суммировать в несколько этапов при помощи сумматоров.

Для построения SM1, SM2, SM3, SM4 будем использовать микросхемы 4-разрядных сумматоров К155ИМ3, а для построения M – микросхемы К155ИМ3 и двухразрядного сумматора К155ИМ2. Задержка формирования выходного сигнала этими сумматорами – не более 40 нс.

Каждое число, полученное на выходе преобразователя, равно количеству единиц в байте, поступившем на его вход. Так как максимальное число комбинаций вида 101 в 10 разрядах, к которым подключается 8 схем, определяющих наличие комбинации, равно (4)₁₀=(100)₂, разрядность максимально возможной суммы на выходе сумматоров SM1, SM2 и SM3 не будет превышать четырех, и сигналы переноса этих сумматоров можно не учитывать. Суммы, полученные на выходе SM1 и SM2, подаются на SM4, и полученная сумма (максимально возможная - пятиразрядная), дополняется нулем до шести разрядов и складывается сумматором SM с суммой SM3, которую необходимо дополнить двумя нулями.

Таким образом, получим:

SM1{0:3}=ПР1{1:4}+ПР2{1:4}

SM2{0:3}=ПР3{1:4}+ПР4{1:4}

SM3{0:3}=ПР5{1:4}+ПР6{1:4}

P4.SM4{0:3}=SM1{0:3}+SM2{0:3}

C{1:5}=SM{0:4}=0.P4.SM4{0:3}+00.SM3{0:3}

Сигнал УСЧИТ будем формировать путем задержки сигнала СТРОБ на максимально возможное время формирования выходного кода.

Задержка формирования выходного кода составит в таком устройстве 190 нс:

Для построения устройства потребуется 23 корпуса микросхем К155ЛА2, 8 корпусов микросхем К155ЛН1, 6 корпусов КР556РТ4, 5 корпусов К155ИМ3 и один – К155ИМ2.

У комбинационной реализации есть крупный недостаток – объем устройства растет пропорционально длине входного кода. Кроме того, комбинационная реализация требует применения более сложных элементов – ПЛМ. Поэтому в данном случае, в отсутствие жестких ограничений на время преобразования, для 48-разрядного входного кода целесообразнее использовать регистровую реализацию устройства.

5. Литература

1. Б.С. Мельников, А.В. Щеглов «Методические указания к курсовой работе по дисциплине «Вычислительные системы и микропроцессорная техника»
   Москва, издательство МАИ, 1991.

2. Г.И. Пухальский, Т.Я.Новосельцева «Проектирование дискретных устройств на интегральных микросхемах»
Справочное издание, М., издательство «Радио и Связь», 1990.

Характеристики

Список файлов курсовой работы