Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 3)

В пределах одного банка можно одновременно использовать входы, ко­торые требуют напряжения и входы, которые этого не требуют. В то же время, только одно значение напряжения может быть использова­но в рамках одного банка. Входные буферы, которые используют , не совместимы с сигналами 5-В стандартов.

Контакты и для каждого банка приведены в таблицах и ди­аграммах под конкретный корпус и кристалл. На диаграммах также пока­зано, к какому банку относится конкретный контакт ввода-вывода.

В рамках конкретного типа корпуса микросхемы число контактов и может меняться в зависимости от емкости кристалла. Чем больше кристалл по логической емкости, тем большее число контактов ввода-вы­вода преобразовано в контакты типа . Поскольку существует макси­мальный набор контактов для меньших кристаллов, имеется возмож­ность проектирования печатной платы, позволяющей также использовать на ней и большие кристаллы с таким же типом корпуса. Все контакты , предполагаемые к использованию для больших кристаллов, при этом должны быть подсоединены к напряжению и не должны исполь­зоваться как контакты ввода-вывода.

В меньших кристаллах некоторые из контактов , используемые в больших кристаллах, не соединены внутри корпуса. Эти не присоединен­ные контакты могут быть оставлены не присоединенными вне микросхе­мы или быть подключены к напряжению при необходимости обес­печения совместимости разрабатываемой печатной платы с большими кристаллами.

В корпусах типа TQ-144 и PQ-240/HQ-240 все контакты соедине­ны вместе внутри микросхемы и, следовательно, ко всем из них должно быть подключено одно и то же напряжение . В корпусе CS-144 пары банков, расположенные на одной стороне, внутренне соединены, обеспе­чивая, таким образом, возможность выбора только четырех возможных значений напряжения для . Контакты остаются внутренне со­единенными в рамках каждого из восьми банков и могут использоваться, как было описано выше.

4.3. Конфигурируемый логический блок - КЛБ

Базовым элементом КЛБ является логическая ячейка - ЛЯ (Logic Cell — LC). ЛЯ состоит из 4-входового функционального генератора, ло­гики ускоренного переноса и запоминающего элемента. Выход каждого функционального генератора каждой логической ячейки подсоединен к выходу КЛБ и к D-входу триггера. Каждый КЛБ серии Virtex содержит че­тыре логические ячейки, организованные в виде двух одинаковых секций (Рис. 4). На Рис. 5 представлено детальное изображение одной секции.

В дополнение к четырем базовым логическим ячейкам, КЛБ серии Virtex содержит логику, которая позволяет комбинировать ресурсы функциональ­ных генераторов для реализации функций от пяти или шести переменных. Таким образом, при оценке числа эквивалентных системных вентилей для микросхем семейства Virtex, каждый КЛБ приравнивается к 4.5 ЛЯ.

4.3.1. Таблица преобразования

Функциональные генераторы реализованы в виде 4-входовых таблиц преобразования (Look-Up Table — LUT). Кроме использования в качестве функциональных генераторов, каждый LUT-элемент может быть также ис­пользован как синхронное ОЗУ размерностью 16х1 бит. Более того, из двух LUT-элементов в рамках одной секции можно реализовать синхрон­ное ОЗУ размерностью 16х2 бита или 32х1 бит, либо двухпортовое син­хронное ОЗУ размерностью 16х1 бит.

На LUT-элементе микросхемы Virtex может быть реализован 16-раз­рядный сдвиговый регистр, который идеально подходит для захвата высо­коскоростных или пакетных потоков данных. Этот режим может также ис­пользоваться для запоминания данных в приложениях цифровой обработ­ки сигналов.

4.3.2. Запоминающие элементы

Запоминающие элементы в каждой секции КЛБ Virtex могут конфигу­рироваться как динамические триггеры (чувствительные к фронту сигна­ла) D-типа, либо как триггеры-защелки, чувствительные к уровню сигна­ла. D-вход триггера может управляться либо от функционального генератора в рамках той же секции КЛБ, либо непосредственно от входов данной секции КЛБ, минуя функциональные генераторы.

Кроме сигналов синхронизации (Clock) и разрешения синхрониза­ции (Clock Enable — СЕ) в каждой секции КЛБ есть сигналы синхрон­ной установки (Set) и сброса (Reset). Обозначение этих сигналов — SR и BY соответственно. Сигнал SR переводит запоминающий элемент в состояние, определенное для него в конфигурационных данных, а сиг­нал BY — в противоположное состояние. Эти же сигналы могут быть использованы также в качестве асинхронной предустановки (Preset) и очистки (Clear). Все сигналы управления могут быть независимо про-инвертированы. Они подаются на оба триггера в рамках конкретной секции КЛБ.

4.3.3. Дополнительная логика

Дополнительная логика, входящая в каждый КЛБ, представлена двумя мультиплексорами: F5 и F6.

На вход мультиплексора F5 подаются сигналы с выходов функциональных генераторов данной секции КЛБ. Этот узел может работать как функциональ­ный генератор, реализующий любую 5-входовую функцию, либо как мульти­плексор 4:1, либо как некоторая функция от девяти входных переменных.

Аналогично, мультиплексор F6 объединяет выходы всех четырех функ­циональных генераторов КЛБ, используя один из выходов мультиплексора F5. Это позволяет реализовать либо любую 6-входовую функцию, либо мультиплексор 8:1, либо некоторую функцию до 19 переменных.

Каждый КЛБ имеет четыре сквозных линии — по одной на каждую ло­гическую ячейку. Эти линии используются как дополнительные входы данных, либо как дополнительные трассировочные ресурсы, не расходую­щие логические ресурсы.

4.3.4. Арифметическая логика

Каждая ЛЯ содержит специальную логику ускоренного переноса, кото­рая обеспечивает наилучшую реализацию на ПЛИС различных арифмети­ческих функций. КЛБ содержит две отдельные цепи переноса — по одной на каждую секцию. Размерность цепи переноса — два бита на КЛБ.

Арифметическая логика включает в себя элемент, реализующий функ­цию исключающего ИЛИ, который позволяет реализовать однобитовый сумматор в одной логической ячейке.

В каждой логической ячейке имеется элемент, реализующий функ­цию И (AND), который предназначен для построения быстродействую­щих умножителей.

Специальные трассы логики ускоренного переноса могут также исполь­зоваться для каскадного включения функциональных генераторов при необ­ходимости создания функций с большим количеством входных переменных.

4.3.5. Буферы с тремя состояниями

Каждый КЛБ Virtex содержит два буфера с тремя состояниями, кото­рые нагружены на внутренние шины (см. также п. 4.4.4 «Специальные трассировочные ресурсы»). Каждый буфер BUFT имеет независимый вход управления с третьим состоянием и независимый входной контакт.

4.3.6. Блочная память (Block RAM)

В FPGA Virtex встроена особая блочная память (Block Select RAM) большой емкости. Она создана в дополнение к распределенной памяти не­большой емкости (Select RAM), реализованной на таблицах преобразова­ния (Look Up Table RAM — LUTRAM).

Блоки памяти Block Select RAM+ организованы в виде столбцов. Все устройства Virtex содержат два таких столбца, по одному вдоль каждой вертикальной стороны кристалла. Эти колонки увеличивают полный раз­мер кристалла. Каждый блок памяти равен по высоте четырем КЛБ, таким образом, микросхема Virtex, имеющая 64 КЛБ по высоте, содержит 1-6 бло­ков памяти на колонку и 32 блока памяти в целом. В Табл. 5 приводятся ем­кости блочной памяти для различных кристаллов Virtex.

Таблица 5. Емкость блочной памяти.

Каждый блок памяти, как показано на Рис. 6, это полностью синхронное двухпортовое ОЗУ с независимым управлением для каждого порта. Размер­ность шины данных для обоих портов может быть сконфигурирована незави­симо, что позволяет создавать преобразователи размерности шины. В Табл. 6 показаны возможные соотношения размерностей шин данных и адреса.

В кристаллах Virtex созданы специальные трассировочные ресурсы для связи блочной памяти с блоками КЛБ и другими блоками памяти.

Таблица 6. Соотношение шин адреса и данных

4.4. Программируемая трассировочная матрица

Быстродействие проекта, рассчитанного для наихудшего случая, огра­ничивает величина задержки для наиболее длинной трассы. Поэтому архи­тектура трассировочных ресурсов и программы размещения и трассиров­ки создавались с учетом использования их в едином процессе оптимиза­ции. Этот совместный процесс оптимизации минимизирует наиболее длинные пути и, таким образом, создает проект с наилучшей системной производительностью.

Кроме того, совместная оптимизация сокращает время компиляции, так как программное обеспечение и архитектура микросхемы создавались с учетом на­илучшего взаимодействия. Циклы проектирования, таким образом, сократи­лись благодаря более коротким временам каждой из итераций всего процесса.

4.4.1. Локальные связи

Характеристики

Список файлов реферата