110250 (709252), страница 3
Текст из файла (страница 3)
Рис. 11
Изменение значений переменной X на входе изменяет путь тока инжекции IП = αU∙I. При X=1, соответствующей высокому потенциалу на входе, ток IП поступает на базу транзистора VT, вызывая его насыщение. На выходе устанавливается низкий потенциал, соответствующий логическому ''0'': F =0. При X=0, что соответствует входному потенциалу близкому к нулю, весь ток IП поступает во входную цепь. Транзистор VT закрывается, и на выходе устанавливается высокий потенциал: F =1.
Параметры логических элементов
Средняя потребляемая мощность – Pср
Pср = 0,5(Pº + P¹),
где Pº – мощность потребляемая логическим элементом, находящимся в состоянии ''0'', P¹ – в состоянии ''1''. При возрастании частоты переключений элемента потребляемая мощность может существенно возрасти.
Коэффициент объединения по входу Коб – определяет максимальное число входов логического элемента. Основные логические элементы имеют Коб = 2 – 4. Увеличение числа входов достигается применением специаль-ного устройства – расширителя. При этом удается получить Коб >10.
Коэффициент разветвления по выходу (нагрузочная способность) Кразв, определяет максимальное число аналогичных микросхем, которое можно подключить к данному логическому элементу без нарушения его нормальной работы. Выпускаемые промышленностью логические элементы имеют Кразв = 4 – 10. Увеличить нагрузочную способность можно, подключив к выходу логического элемента буферный усилитель.
Быстродействие – характеризуется временем задержки распрастране-
ния сигнала и определяет быстроту реакции логического элемента при воздействии входного напряжения.
Помехоустойчивость – характеризует невосприимчивость логических элементов к изменению своих состояний под воздействием напряжения помех. Помехоустойчивасть оценивается наибольшим напряжением помехи, которая не вызывает ложного срабатывания логического элемента.
В таблице 3 приведены основные параметры цифровых логических элементов различных типов.
Таблица 3
| Параметр | ТТЛ | ЭСЛ | И²Л | п-МОП | КМОП |
| Напряжение пи- тания Ек, В Потребляемая мощность Рср, мВт Коб Кразв Быстродействие, нс Генерация помех Уровень допусти- мых помех | 5 2 – 44 2 – 8 10 5 – 20 Сильная 0,8 | -5,2 35 2 – 5 15 0,7 – 3 Отсутствует 0,15 | 1,0 0,01 – 0,1 1 5 – 10 10 –20 Малая 0,1 | 5 0,1 – 1,5 2 – 5 100 – 200 20 –200 Малая 0,5 | 3 – 15 0,01 – 0,1 2 – 5 100 – 200 50 –100 Малая 0,4 Ек |
-
ТРИГГЕРЫ
Триггером называют устройство, обладающее двумя состояниями устойчивого равновесия и способное скачком переходить из одного состоя-ния в другое.
Триггеры являются базовыми элементами при построении счетчиков, регистров, дешифраторов и других устройств импульсной техники.
Характерной особенностью триггеров является способность сохранять двоичную информацию (состояние ''0'' или ''1'') после окончания действия входных импульсов. Это свойство обусловлено тем, что факторами, опре-деляющими состояние триггера, являются не только внешние управляющие сигналы, но и внутренние сигналы самого триггера (сигналы обратной связи). Поэтому триггер может быть использован как элемент памяти, а совокупность триггеров может запомнить и хранить код некоторого числа.
В интегральной минросхемотехнике триггеры выполняют либо на основе логических интегральных элементов, либо как завершенный функциональный элемент в виде микросхемы.
Триггеры можно классифицировать по функциональному признаку и способу управления.
По функциональному признаку различают триггеры R, S, D, T, J-K и других типов.
По способу управления различают асинхронные и тактируемые. В асинхронных триггерах переключение из одного состояния в другое осуществляется непосредственно с поступлением сигнала на информацион-ный вход. В тактируемых триггерах кроме информационных входов имеется вход тактовых импульсов. Переключение происходит только при наличии разрешающего, тактирующего импульса.
4.1. R-S-триггер
Асинхронный R-S-триггер представляет собой устройство, которое составляет основу всех остальных типов триггеров. Название происходит от двух английских слов – ''set-reset'' (''устанавливать-сбрасывать''). Схема R-S-триггера представляет собой два логических элемента ИЛИ-НЕ (И-НЕ), замкнутых в кольцо (рис.12,а). Условное графическое обозначение R-S-триггера на электрических схемах приведено на рис. 12,б.
Схема имеет два входа: S и R, и два выхода: прямой Q и инверсный Q. В исходном состоянии (S = R = 0) на выходе Q имеем логическую единицу, а
а б
Рис. 12
а – условное графическое обозначение асинхронного R-S-триггера;
б – схема R-S-триггера;
на выходе Q – нуль. При подаче сигнала на вход триггер должен устанавли-
ваться в состояние логической единицы на входе Q и логического нуля на выходе Q. При подаче сигнала на вход R триггер устанавливается в исход-ное состояние: логический нуль – на выходе Q и логическая единица – на выходе Q.
Для R-S-триггера комбинация на входе ''R = 1, S = 1'' является запрещенной.
Работа асинхронного R-S-триггера однозначно описывается таблицей истинности (табл. 4).
Таблица 4
| Такт n | Такт n +1 | |
| R ⁿ | S ⁿ | Q ⁿ ¹ |
| 0 0 1 1 | 0 1 0 1 | 0 1 0 неопределенность |
Для R-S-триггера на элементах И-НЕ входы R и S будут инверсные по сравнению со схемой рис. 12.
Синхронный R-S-триггер имеет три входа. Два из них логические: вход S является входом установки триггера в единицу, вход R является входом установки триггера в ноль (сброса). Третий вход С в синхронных системах служит для приема тактовых импульсов и не имеет логического значения. Условное графическое обозначение синхронного R-S-триггера приведено на рис.13.
Рис. 13
4.2. Д-триггер
Для приема информации по одному входу используют Д-триггеры. На рис. 14 приведено условное графическое обозначение Д-триггера. Из табли- цы истинности Д-триггера (табл. 5) следует, что логическое значение пере-менной в такте n+1 совпадает со значением входной переменной в предшествующем такте n.
Таблица 5
| Рис.14 | Такт n | Такт n+1 |
| Д ⁿ | Q ⁿ ¹ | |
| 0 1 | 0 1 |
На рис.15 приведена схема Д-триггера на элементах И-НЕ. Д-триггер переходит в состояние ''1'' (Q=1), если в момент прихода синхронизирующе- го сигнала (C=1) на его информационном входе сигнал ''1''. В этом состоя- нии триггер остается и после окончания сигнала на входе Д до прихода очердного синхронизирующего сигнала, возвращающего триггер в состоя-ние ''0''. Таким образом, Д-триггер ''задерживает'' поступившую информацию на время, равное периоду синхронизирующих сигналов.
Действительно, при Д=1, C=1 на выходе S элемента ДД1 сигнал ''0'' (S=0), а на выходе ДД2 – ''1'' (R=1). Так как R-S-триггер имеет инверсные входы, то при S=0, R=1 он переходит в состояние ''1'' (Q=1, Q=0) и остается в этом состоянии до тех пор пока при Д=0 не получится C=1. В этом случае S=1, R=0 и триггер возвращается в состояние ''0'' (Q=0, Q=1).
При Д=0, S=1 и не зависимо от C Q=0.
Рис. 15
-
T – триггер
T – триггер, или счетный триггер, используется для построения двоичных счетчиков.
Асинхронный T – триггер переходит в противоположное состояние при соответствующем логическом переходе на его T-входе. Условное графическое обозначение асинхронного триггера приведено на рис. 16,а.
Синхронный T – триггер переходит в противоположное состояние при
соответствующем логическом уровне на его входе и при наличии единицы на его синхронизирующем входе.
а б
Рис. 16
а – условное графическое обозначение асинхронного T- триггера,
б – схема асинхронного T- триггера.
Функционирование T-триггера определяется табл. 6.
Таблица 6
| Такт n | Такт n ¹ |
| T | Q ⁿ |
| 0 1 | Q ⁿ Q ⁿ |
Схема асинхронного T-триггера приведена на рис. 16,б. Он состоит из R – S-триггера и логических схем на его входах. Переход напряжения на входе T воздействует на две схемы U. Однако сигнал на выходе будет появляться только у той схемы U, на второй вход которой также подана логическая единица с выходов триггеров Q или Q. Так как только на одном из выходов R – S-триггера может быть логическая единица, срабатывает одна из схем U, сигнал с которой поступит на один из входов R – S-триггера и изменит его состояние. При этом изменятся логические уровни на выходах триггера Q и Q и подключится другая схема U. С приходом следующего перепада напряжения на входе T эта схема U срабатывает и возвращает триггер в исходное состояние. Таким образом, с приходом каждого последующего сигнала на вход T – триггер изменяет состояние на противо-положное. Из временной диаграммы (рис. 17) следует, что частота выходных импульсов в два раза меньше частоты перепадов на входе T. Свойство деления частоты входных логических воздействий на два позволя-ет использовать T-триггер для построения двоичных счетчиков. При этом T-триггеры соединяются последовательно.
Рис. 17
4.4. JK – триггер
JK – триггеры являются универсальными и получили наибольшее распространение в системах интегральных логических элементов. Универсальность их заключается в том, что путем частичных изменений при переключении входов можно получить другие типы триггеров.
Условное графическое обозначение JK – триггера приведено на рис. 18.
а
б
в
Рис. 18
а – условное обозначение JK-триггера; б – схема Д-триггера на основе JK-триггера; в – схема T-триггера на основе JK-триггера.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
