49276 (597440), страница 4

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 4)

Особенностью минимизации логических функций, значение которых при определённых наборах аргументов не играет роли (не заполненные клетки и клетки с символом Х), является то, что при проведении в картах контуров, охватывающих единицы, можно включать в эти контуры также и клетки, в которых функция не определена.

Рис.2.4 Функциональная схема двоично-десятичного счётчика.

Для указанных в таблице контуров:

K2 = Q1J2 = Q1 4

K3 = Q1Q2J3 = Q1Q2

K4 = 0J4 = Q1Q2Q3

Функциональная схема счётчика синтезируется в соответствии с полученными логическими функциями.

Аналогичным образом проводят синтез счётчиков на других типах триггеров тактируемых фронтом импульса и с другими коэффициентами пересчёта. Различие будет заключаться в сигналах, обеспечивающих нужные переходы или сохранение состояний триггеров.

2.5 Синтез асинхронного счётчика

Сравнительно просто синтезировать счётчики с последовательным переносом в коде 8421. Такой счётчик с коэффициентом счёта Ксч=2m представляет собой последовательную цепочку из m триггеров. С помощью дополнительного логического элемента можно изменить коэффициент счёта в пределах 2m-1 < Kсч < 2m, для чего входы логического элемента подключают к выходам определённых триггеров, а его выход – ко входу R принудительной установки триггеров в нулевое состояние, а иногда и ко входу S – установки в 1.

Первым шагом синтеза является пересчёт заданного коэффициента счёта в двоичный код. Число разрядов двоичного числа показывает, сколько триггеров должен иметь счётчик, а число единиц определяет число входов логического элемента. Входы логического элемента подключают к прямым выходам Q тех триггеров, которые соответствуют единицам двоичного числа. Во избежание ошибок следует помнить, что первый – входной – триггер отображает последний – младший разряд числа. Выход логического элемента соединяют с входами установки нуля (входы R) всех триггеров, от которых были сделаны отводы, а также тех, которые непосредственно за ними следуют.

Результаты синтеза применимы к триггерам разных видов логики. При этом имеются некоторые особенности.

Принудительная установка в ноль по R-входу у триггеров ТТЛ, ДТЛ осуществляется сигналами логического нуля, а у триггеров КМОП – логической единицы. Поэтому в первом случае должен быть применён логический элемент И-НЕ, а во втором – И.

В суммирующем счётчике опрокидывание каждого последующего триггера должно происходить тогда, когда сигнал на выходе предыдущего триггера изменяется от 1 к 0, поэтому важен порядок соединения триггеров между собой.

Если в счётчике применяют триггеры с прямым управлением (по фронту 0,1), их входы присоединяют к инверсным выходам предыдущих.

В случае триггеров с инверсным управлением (в том числе MS-структуры: двухступенчатые) входы подключают к прямым выходам предыдущих.

Пример 2.1 Синтезировать счётчик с коэффициентом счёта Ксч=13.

Решение.

Пересчитывают заданный коэффициент счёта в двоичный код:

13=1101

В двоичном числе четыре разряда, поэтому в счётчике должно быть четыре триггера.

В двоичном числе три единицы, поэтому потребуется трёхвходовой логический элемент.

Для синтеза счётчика применяют, например, JK-триггеры (ТТЛ), опрокидывание которых происходит по отрицательным перепадам 1,0. Поэтому входы триггеров подключают к прямым выходам предыдущих.

Принудительная установка в ноль по R-входу осуществляется сигналом логического нуля, поэтому применяют трёхвходовой логический элемент И-НЕ.

Входы логического элемента подключают к прямым выходам Q тех триггеров, которые соответствуют единицам двоичного числа, т.е. к прямым выходам первого, третьего и четвёртого триггеров.

Выполнение указанных условий осуществляют при формировании функциональной схемы счётчика.

Рис.2.5 Счётчик с Ксч=13.

В исходном (нулевом) состоянии напряжение на выходах всех триггеров низкого уровня, а на выходе логического элемента DD5 и соответственно на входах R – высокого уровня, и триггеры могут работать, т.е. опрокидываться.

Появление высокого уровня напряжения на выходе одного или двух триггеров в процессе счёта не отразится на состоянии логического элемента DD5, так как для изменения его состояния требуется высокий уровень напряжения на всех трёх его входах. Когда это произойдёт, напряжение на выходе DD5 упадёт, перебросит все триггеры в нулевое состояние и цикл счёта начнётся сначала.

Логика работы схемы: первый триггер опрокидывается от каждого входного импульса, т.е.1=20, второй – от каждого второго импульса (2=21), третий – от четвёртых импульсов (4=22), а четвёртый триггер – от каждого восьмого импульса (8=23). Коэффициенту счёта Ксч=13=8+4+1=1*23+1*22+0*21+1*20 соответствуют, следовательно, состояния Q4=Q3=Q1=1, как и показано на функциональной схеме синтезированного счётчика.

Аналогично можно синтезировать счётчики с коэффициентам счёта, например, 7, 11, 13, 14, 15.

2.6 Синтез счётчиков с комбинированным переносом

На JK-триггерах MS-структуры можно строить счётчики с комбинированным переносом на основе схемы с коэффициентом счёта Ксч=3

Рис.2.6 Счётчик с Ксч=3.

Наращивая исходную схему, путём включения внутреннего делителя между триггерами DD1 и DD2, можно создавать счётчики с коэффициентами счёта: Ксч = 2 * К’дел + 1, где К’дел – коэффициент деления внутреннего делителя, включённого между триггерами DD1 и DD2, не содержащие логических элементов.

Рис.2.7 Организация счётчиков на JK-триггерах с коэффициентом счёта

Ксч=2*К’дел+1.

2.7 Делители числа входных импульсов

После каждого цикла счёта на выходах последнего триггера возникают перепады напряжения. Это свойство определяет второе название счётчиков: деление числа входных импульсов.

Если входные сигналы периодичны и следует с частотой fвх, то частота выходных импульсов, снимаемых с выхода последнего триггера будет

fвых = fвх / Ксч.

У счётчика в режиме деления используется выходной сигнал только последнего триггера, промежуточное состояние остальных триггеров не учитываются. Всякий счётчик может быть использован как делитель частоты.

3. Регистры

Назначение регистров – хранение и преобразование многоразрядных двоичных чисел.

Они используются в качестве управляющих и запоминающих устройств, генераторов и преобразователей кодов, счётчиков, делителей частоты, узлов временной задержки.

Регистры строят на синхронных D-триггерах или на RS(JK) - триггерах с динамическим или статическим управлением.

Одиночный триггер может запоминать (регистрировать) один разряд (бит) двоичной информации. Поэтому триггер можно считать одноразрядным регистром.

Занесение информации в регистр называют операцией ввода или записи. Запись информации в регистр не требует его предварительного обнуления.

Выдача информации к внешним устройствам характеризует операцию вывода или считывания.

В схемы регистров входят комбинационные элементы, роль которых вспомогательная: для выполнения операций “гашение” (Уст.0), “приём”, “вывода”, “преобразование” (из прямого кода в обратный и наоборот).

Регистры в зависимости от функциональных свойств бывают:

накопительные (регистры памяти, хранения);

сдвигающие.

Сдвигающие регистры делятся

по способу вводы и вывода информации на параллельные, последовательные и комбинационные (параллельно-последовательные и последовательно-параллельные);

по направлению передачи (сдвига) информации на однонаправленные и реверсивные.

3.1 Регистры памяти (накопительные, хранения)

Регистр для хранения n-разрядного слова может быть построен на синхронных RS-триггерах.

Рис.3.1 Функциональная схема регистра хранения.

В схеме регистра предусмотрены цепи, обеспечивающие выполнение дополнительных, вспомогательных микроопераций. Объединение входов R каждого триггера общей шиной образует шину гашения (Уст.0). Для установки триггера в состояние ноль необходимо падать одновременно сигналы соответствующие 1 по шине Уст.0 и шине С, объединяющей синхронизирующие входы триггеров.

Цепь параллельного приёма кода х1, х2,..., хn представлена конъюнкторами, выходы которых связаны с установочными входами S триггеров. Входы этих конъюнкторов объединены общей шиной П. Для осуществления операции “приём” предварительно регистры устанавливаются в состояние 0. После этого принимаемый код х1, х2,..., хn подаётся на входы конъюнкторов. Затем подаётся сигнал, соответствующий 1 по шинам П и С. В разрядах, где xi=1, происходит установка триггеров в единичное состояние. В разрядах, где xi=0, состояние триггеров не изменяется.

Операция “выдача” реализуется с помощью конъюнкторов, на входы которых поступают сигналы с прямых выходов триггеров. Вторые входы этих конъюнкторов объединены общей шиной выдачи В. Подавая сигнал 1 по шине В, получают на выходах конъюнкторов прямой код х1, х2,..., хn.

Операция “преобразование” осуществляется при подаче сигнала 1 по шине ПР, которая объединяет конъюнкторы, управляемые инверсными выходами триггеров, на выходе конъюнкторов при этом появляется обратный код

Рис.3.2 Схема парафазной передачи

В регистрах используются также парафазный приём и выдача информации. При этом не требуется предварительной установки в 0 элемента хранения при выполнении приёма.

Для приёма необходимо подать сигнал 1 на шинах С1 и П. Чтобы триггер Ti осуществлял хранение кода, достаточно исключить подачу сигнала по шине П.

Использование парафазной передачи позволяет совместить выдачу кода с одного регистра с приёма кода в другой регистр. Для этого осуществляется коммутация выхода Qi триггера Ti со входом S триггера T’i и выхода i триггера Ti со входом R триггера T’i. Для парафазной передачи кода с триггера Ti на триггер T’i достаточно подать сигнал по шине С2.

3.2 Регистры сдвига

Сущность сдвига состоит в том, что с приходом каждого тактового импульса происходит перезапись (сдвиг) содержимого триггера каждого разряда в соседний разряд без изменения порядка следования единиц и нулей.

При сдвиге информации вправо после каждого тактового импульса бит из более старшего разряда сдвигается в младший, а при сдвиге влево – наоборот.

Регистры сдвига, помимо операции хранения, осуществляет преобразование последовательного двоичного кода в параллельный, а параллельного – в последовательный, выполняют арифметические и логические операции, служат в качестве цифровых элементов временной задержки.

Регистры сдвига строят на синхронных двухступенчатых RS-, JK-триггерах или на асинхронных JK-, D-триггерах с динамическим управлением записью. Внутренняя организация таких триггерных схем предусматривает разделение во времени этапов приёма входной информации и смены выходной. В них по переднему фронту синхронизирующего сигнала происходит приём информации, а по заднему – изменение состояния.

Рассмотрим работу четырёхразрядного регистра с последовательным вводом входной информации и сдвигом её вправо. В регистре применены RS(JK) - триггеры, а первый их них при помощи инвертора преобразован в D-триггер. Схема напоминает схему счётчика с параллельным переносом, но поскольку здесь применены не Т-триггеры, а RS(JK) - триггеры, то обеспечивается не счёт, а перенос (сдвиг) импульсов, поступающих на вход.

Допустим, что в регистр последовательно вводится, начиная с младшего разряда, двоичный код 1101, который поступает от внешнего устройства синхронно с тактовыми импульсами.

С первым тактовым импульсом в регистр DD1 будет записана единица младшего разряда. Со следующим тактовым импульсом эта единица будет сдвинута в триггер DD2 и окажется на его выходе. Одновременно в первый триггер поступит ноль (следующий разряд кода). Таким же образом будут происходить сдвиги с выхода Q2 на вход DD3 и с Q3 в DD4. После четырёх тактовых импульсов код на выходах Q4–Q1 будет соответствовать коду 1101 и может быть считан внешним устройством. Таким образом, регистр преобразует последовательный код в параллельный.

Рис.3.3 Четырёхразрядный сдвигающий регистр с последовательным вводом.

После очередного тактового импульса (пятого) информационный сигнал, бывший на выходе последнего триггера, выводится из регистра и пропадает.

На выходе Q4 каждый сигнал появляется через четыре такта, считая с момента подачи его на вход. Это свойство регистра сдвига часто используют для задержки цифровой информации на заданное число тактовых периодов.

Литература

1. Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре. – Л.: Энергоатомиздат. Ленингр. отд-ние, 1986. – 280 с.

2. Каган Б.Н. Электронные вычислительные машины и системы: Учеб. пособие для вузов. – 2-е изд., перераб. и доп. – М.: Энергоатомиздат, 1985. – 552 с.

3. Проектирование импульсных и цифровых устройств радиотехнических систем: Учеб. пособие для радиотехн. спец. вузов / Гришин Ю.П., Казаринов Ю.М., Катиков В.М. и др.; Под редакцией Ю.М. Казаринова. – М.: Высшая школа, 1985. – 319 с.

4. Программное обеспечение микроЭВМ: Практическое пособие для инж.-пед. работников системы проф. -техн. образования. В 11кн. / Под редакцией В.Ф. Шаньгина. Кн.1. Структура и функционирование микроЭВМ. А.Е. Костин. – М.: Высшая школа, 1987. – 95 с.

5. Савельев А.Я. Прикладная теория цифровых автоматов: Учебник для вузов по специальности Эвм. – М.: Высшая школа, 1987. – 272 с.

6. Шило В.А. Популярные цифровые микросхемы: Справочник. – Челябинск: Металлургия, Челябинское отделение, 1988. – 352 с.

7. Микропроцессоры и микропроцессорные комплекты интегральных микросхем: Справочник: В 2 Т. / Н.Н. Аверьянов, А.И. Березенко, Ю.И. Борщенко и др.; Под редакцией В.А. Шехнова. – М.: Радио и связь, 1988. – Т.2. – 368 с.

Характеристики

Список файлов книги