Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 3)

Преобразователь на стандартных логических элементах может быть построен из двух 4-битовых преобразователей и 3-разрядного сумматора. Если Х0, X1, Х2, Х3 - биты 4-разрядного поля входного слова, Y0, Y1, Y2 - биты выходного слова 4 - битового преобразовате­ля, определяющего двоичный позиционный код числа единиц поля вход­ного слова, то, рассматривая Y0, Y1, Y2 как логические функций пе­ременных Х0, X1, Х2, ХЗ, получим следующие логические выражения выходов преобразователя для реализации на элементах И-НЕ и ИСКЛЮЧАЮЩЕЕ ИЛИ (mod 2):

Преобразователь на восемь разрядов, построенный из двух 4-битовых преобразователей на элементах К155ЛН1, К155ЛП5, К155ЛА4, К155ЛА2, К155ЛА1, К155ИМЗ, содержит двенадцать корпусов вместо одного корпу­са ППЗУ.

2.3. РЕГИСТРОВАЯ РЕАЛИЗАЦИЯ УСТРОЙСТВА

Комбинационная реализация разрабатываемого устройства имеет крупный недостаток - объем устройства растет пропорционально длине входного кода. Поэтому целесообразно комбинационную реализацию при­менять при длине кода не более 32 бит. В ряде практических случаев приходится подсчитывать число единиц в многоразрядных словах, дли­на которых заранее не определена. Отсюда следует, что преобразова­тель "числа единиц" в двоичный позиционный код должен быть более гибким, более универсальным.

В основу построения регистрового варианта устройства положим идею преобразования параллельного кода в последовательный с после­дующим счетом числа единичных символов. Такое преобразование долж­но начинаться с момента прихода входного кода и сигнала СТРОБ и за­канчиваться моментом окончания счета единичных символов с генераци­ей импульса считывания. Таким образом, задача преобразования распа­дается на две подзадачи: преобразование параллельного кода в после­довательный и получение выходного кода с формированием УСЧИТ.

Первая подзадача решается двумя путями: первый состоит в ис­пользовании мультиплексора, второй - сдвигового регистра. Первый вариант требует фиксации входного кода на все время преобразования. Второй вариант является более универсальным. Для его реализации достаточно выставить входной код А{1:32} на время сигнала СТРОБ. В учебном пособии рассмотрим только второй вариант, хотя первый ва­риант также представляет интерес и может быть проработан в курсо­вой работе как альтернативный вариант.

Вторую подзадачу - формирование выходного кода - можно решить либо путем создания детерминированной последовательности управляю­щих сигналов сдвига всех разрядов кода через выходной разряд ре­гистра, либо формированием признака очищения регистра от единичных символов в процессе сдвига. Первый вариант потребует установки до­полнительного счетчика циклов, второй вариант - введения схемы ана­лиза содержимого регистра на нулевое значение. При несколько боль­ших затратах второй вариант обеспечивает в среднем более быстрое преобразование, поскольку последние нули кода преобразованию не подвергаются. Примем второй вариант определения конца преобразования в качестве рабочего, тогда, естественно, применение сдвигово­го регистра становится обязательным.

2.3.1. Разработка схемы алгоритма и составление операционного описания

Схема алгоритма преобразования по выбранному варианту изобра­жена на рис. 2.4.

Составим соответствующее ей операционное описа­ние синтезируемого устройства (рис. 2.5).

В теле процедуры микропрограм­мы у переменных РГД и СЧЕ опущено поле разрядности. В этом случае его значение берется из раздела описа­ния переменных микропрограммы. Под воздействием сигнала УСЧИТ не выпол­няется никакой операции. Этот факт отображается записью символа ";" вслед за символом ":", что равно­сильно введению пустой микроопера­ции.

Анализ микропрограммы показы­вает, что сигналы УЗАП и УН эквива­лентны и их можно заменить одним сигналом УЗП: УЗП = УЗАП = УН. Про­верку на ноль содержимого регистра РГД можно осуществить с помощью опе­рации ИЛИ-НЕ (стрелка Пирса):

Текст микропрограммы, учитывающий вышесказанное, представлен на рис. 2.6.

2.3.2. Разработка функциональной схемы устройства

Функциональная схема операционного автомата(ОА), составленная в соответствии с микропрограммой 2, изображена на рис. 2.7.

Задачи, решаемые управляющим автоматом, достаточно просты: он генерирует управляющие сигналы сдвига УСДВ до момента появле­ния признака обнуления Р2, после чего формирует импульс считыва­ния УСЧИТ. УА может быть построен как c жесткой логикой, так и с программируемой логикой. Рассмотрим оба способа реализации.

Управляющий автомат с жесткой логикой

УА с жесткой логикой реализуется либо в виде классического конечного автомата, либо в виде распределителя импульсов. Конеч­ный автомат может быть построен и как автомат Мура, и как автомат Мили. Построение графов пе­реходов и выходов УА осу­ществляется на основании от­меченных граф-схем алгорит­мов [15]. На рис. 2.8 пост­роены граф-схемы алгоритмов для автоматов Мура (а) и Мили (б), соответствующие микропрограмме 2 на рис.2.6 и учитывающие тот факт, что сигналы УСЧ и УСДВ являются совместными. Метки a_i, отоб­ражаются в состояния автома­тов, условия P1, Р2, Р3 определяют значения входных сигналов, а управляющие сиг­налы - значения выходных сигналов автоматов.

Графы переходов для автоматов Мура и Мили, полученные из граф-схем алгоритмов, изображены на рис. 2.9, а и б.

Будем строить УА как автомат Мили, поскольку он имеет толь­ко два состояния и реализуется на одном триггере. В качестве последнего возьмем Д-триггер.

Осуществляем построение таблицы переходов и выходов на основании выбранного графа переходов (автомата Мили) – таблица 3.

На основании таблицы переходов и выхо­дов УА (табл. 3) после доопределения запрещенных комбинаций полу­чим функцию возбуждения триггера и выражения для управляющих сиг­налов:

D = P1 ∙ ùQ + ùP2 ∙ P3 ∙ Q + ùP2 ∙ ùP3 ∙ Q = P1 ∙ ùQ + ùP2 ∙ Q,

УЗП = P1 ∙ùQ,

УСДВ = ùP2 ∙ Q, (2.1)

УСЧИТ = P2 ∙ Q,

УСЧ = ùP2 ∙ Q ∙ P3 = УСДВ ∙ P3.

На основе полученных выражений получаем функциональную схему УА (рис. 2.10), сигнал СБРОС является установочным и формируется при включении питания или от кнопки.

Управляющий автомат с программируемой логикой

Составим каноническую форму микропрограммы синтезируемого операционного устройства с учетом эквивалентности сигналов УЗАП, УН и совместимости сигналов УСЧ, УСДВ в виде табл. 4.

Таблица 4

В случае принудительной адресации строки 4 и 5, 6 и 7, 8 и 9 можно объединить. Тогда каноническая форма операционного описания будет на три строки короче (табл. 5).

Таблица 5

Формат команды с принудительной адресацией имеет вид [12]

Для естественной адресации имеется два формата микрокоманд [12]

Первый разряд формата микрокоманды УА с естественной адресацией определяет признак микрокоманды: 0 - операционная микрокоманда, 1 - управляющая микрокоманда.

Учитывая, что табл. 4 дает каноническое описание микропро­граммы для УА c естественной адресацией, получаем кодовые выраже­ния микропрограмм для УА с естественной адресацией (табл. 6) и с принудительной адресацией (табл. 7):

Из сравнения табл. 6 и 7 следует, что для хранения микропро­граммы с естественной адресацией требуется 80 бит, а для УА с при­нудительной адресацией -70 бит. Таким образом, реа­лизация УА с принудительной адресацией в нашем случае более желательна.

Характеристики

Список файлов учебной работы