Norenkov.Osnovy.Avtomatizirovannogo.Proektirovania.2002 (525024), страница 55
Текст из файла (страница 55)
Эти задержки имеют заметный разброс и существенно влияют набыстродействие схемы, поэтому во многих программах логического моделирования имеются модели проводников. С помощью этих моделей рассчитываются задержки в зависимости от результатов трассировки.Чтобы определить значения параметров схемы, полученных в результатетопологического проектирования, используют специальные программы уточнения задержек (экстракция параметров). Для этих целей возможно применение и программ схемотехнического моделирования.2265.3. Система автоматизированного проектирования в радиоэлектроникеВ программах временного анализа на функционально-логическом уровне преимущественно применяется событийное асинхронное логическое моделирование с многозначной логикой.Наряду с асинхронным находит применение синхронное моделирование,быстродействие которого на один-два порядка выше, чем у временного анализа. Синхронное моделирование отличается тем, что на каждом такте синхросигналов определяется установившееся состояние схемы, а переходные процессы не рассматриваются.
При этом обычно используется двухзначная логика,реже четырехзначная.Синхронное моделирование не позволяет верифицировать схему в достаточной степени, поэтому принимаются меры, позволяющие повысить эффективность асинхронного событийного анализа.Еще более высокое быстродействие верификации можно получить в системах эмуляции логики, в которых по исходному описанию схемы на уровнях вентильном или RTL происходит ее параллельная эмуляция на аппаратных ускорителях.Другое направление сокращения времени на проверку корректности решений, принимаемых при функционально-логическом проектировании, связано сметодами формальной верификации. В этих методах вместо многократногомоделирования схемы при различных тестовых воздействиях выполняют сопоставление проектного решения с некоторым эталоном методами, развиваемыми в теории дедуктивных систем.Результаты логического синтеза в виде VHDL- или Verilog-описания используют далее для синтеза тестов и передают на этап конструкторского проектирования СБИС.Актуальность проблемы тестирования обусловлена сравнительно малымчислом внешних выводов СБИС, т.
е. ограниченными управляемостью и наблюдаемостью СБИС. Отметим также, что синтез и анализ тестов занимаютдо 35 % времени в цикле проектирования СБИС и, несмотря на такие затраты,удается разрабатывать тесты с приемлемой полнотой обнаружения константных неисправностей только для комбинационных схем.Для решения проблем тестирования в СБИС используют специальные методы проектирования самих микросхем. Это, во-первых, методы сканирования, преобразующие в режиме тестирования последовательностные схемы вкомбинационные. Методы сканирования основаны на объединении триггеров,имеющихся в схеме или специально вводимых в нее, в один или несколько сдвигающих регистров, управляющих состоянием схемы и управляемых через последовательный вход. Во-вторых, это методы самотестирования (BIST— Builtin Self-Test), основанные на встраивании в кристалл генераторов тестовых наборов и схем, сжимающих результаты проверки основной части СБИС при этихтестовых наборах.Среди методов сканирования значительное внимание уделяется методу граничного сканирования (BS — boundary-scan}, предназначенному преимущественно для проверки соединений на печатных платах и в многокристальных2275 Методическое и программное обеспечение автоматизированных системСБИС.
С этой целью в каждый чип вводятся сдвигающие регистры, состоящие из ячеек по одной на каждый внешний вывод. Благодаря ячейкам можнопри проверке соединений отключать внутрикристальные цепи, а при проверкелогической схемы подключать или внутренние сканирующие регистры, или (вслучае BIST) генераторы тестовых наборов и схемы компрессии результатов.Для подключения платы к тестирующему по BS прибору достаточно пяти проводов.Для целей проектирования схем с граничным сканированием разработаныспециальный стандарт ШЕЕ 1149.1 и языки BSDL и HSDL (Boundary andHierarchical Scan Description Languages), являющиеся подмножеством VHDL.Очевидно, что проектирование схем тестирования целесообразно выполнять совместно с синтезом основных схем, т.
е. на уровнях RTL и вентильном.Основой ПО конструкторского проектирования в системах ECAD являютсясредства топологического проектирования, среди которых выделяют программы разработки топологии (layout) кристаллов СБИС, многокристальных СБИСи печатных плат.Конструкторское проектирование СБИС включает в себя ряд процедур.Разрезание (partitioning или компоновка) заключается в группировании компонентов по критерию связности, что необходимо или для размещения формируемых групп в отдельных чипах при многокристальной реализации, или дляопределения их взаимного расположения в одном кристалле в процессе выполнения последующей процедуры планирования (floorplanning) кристалла. Группы при планировании представляют в виде прямоугольников, их расположениеобычно определяется в интерактивном режиме, но находят применение такжегенетические алгоритмы.Далее следуют процедуры размещения (placement) компонентов, трассировки (routing) соединений, сжатия (compaction) топологической схемы, проверки соответствия топологической и принципиальной схем, подготовки информации для генераторов изображений.
Ответственность процедуры размещенияопределяется доминирующим влиянием на быстродействие СБИС задержекименно в соединениях. Трассировка состоит из глобальной фазы, во время которой намечается положение трасс, и детальной, которая, в свою очередь, подразделяется на канальную (channel) и локальную (switchbox).
Канальная трассировка служит для конкретизации положения трасс в каналах, а локальная —для проведения соединений между каналами и контактами компонентов. Сжатие топологии выполняется во всех направлениях и позволяет уменьшить занимаемую схемой площадь. После исполнения операций размещения и трассировки следует оценка задержек и занимаемой площади, и если требования кэтим параметрам не удовлетворены, то дополнительно увеличивают число итераций для приближения к оптимальным результатам.Очевидно, что при нисходящем проектировании в большинстве предшествующих процедур приходится задаваться ориентировочными значениями данных,истинные значения которых становятся известными только после выполненияпоследующих процедур.
Это обстоятельство обусловливает итерационный2285.3. Система автоматизированного проектирования в радиоэлектроникехарактер процесса проектирования с возвратами от последующих этапов к предыдущим, что, естественно, существенно увеличивает затраты на проектирование. Поэтому продолжается поиск методов сокращения числа итераций вцикле проектирования СБИС.
Такой поиск привел к положительным результатам, по крайней мере, в следующих двух направлениях. Первое направлениесвязано с использованием технологий так называемого физического проектирования, в которых стараются уже на ранних архитектурном и регистровомэтапах проектирования учитывать физические параметры (задержки, рассеиваемые мощности). Такой учет осуществляется благодаря разработке методов совместного решения задач, ранее выполнявшихся раздельно (например,задач синтеза RTL-схем и схем граничного сканирования).Второе направление основано на разумном сочетании элементов нисходящего и восходящего проектирования, при котором с самого начала ориентировочно распределяются задержки и мощности между блоками СБИС, что позволяет далее проектировать эти блоки независимо один от другого.
И еслипринятые ранее значения параметров блоков оказываются выполнимыми, тодополнительные итерации не требуются.Процедуры схемотехнического проектирования обычно непосредственноне входят в маршрут проектирования СБИС. При проектировании интегральных схем их применяют в основном при отработке библиотек функциональныхкомпонентов СБИС. Но при разработке принципиальных электрических схемрадиоэлектронных устройств в различных приложениях они могут стать основными проектными процедурами (наряду с конструкторским проектированиемпечатных плат).Схемотехнический анализ может потребоваться также и внутри маршрутапроектирования СБИС. Так, в случае МОП-схем появляется промежуточныйуровень абстракции (switch level) между схемотехническим и вентильным уровнями, на котором элементами моделей являются не вентили, а МОП-транзисторы. Благодаря представлению последних в виде переключателей удаетсяотобразить процессы в схеме более детально, чем с помощью программ логического моделирования.Схемотехническое проектирование радиотехнических схем (RF-схем) отличается рядом особенностей математических моделей и используемых методов, особенно в области СВЧ-диапазона.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
