Norenkov.Osnovy.Avtomatizirovannogo.Proektirovania.2002 (525024), страница 54
Текст из файла (страница 54)
В значительной мере методы, алгоритмы, языки, ориентированные напроектирование СБИС, могут применяться и в маршрутах проектирования радиоэлектронных устройств, в которых микросхемы составляют элементнуюбазу.2235. Методическое и программное обеспечение автоматизированных системПроектирование СБИС многоуровневое, каждый уровень характеризуетсясвоим МО, используемым для моделирования и анализа схем. В функциональном проектировании выделяют уровни системный, регистровый (RTL — RegisterTransfer Level, уровень регистровых передач), логический, схемотехнический,компонентный (приборно-технологический).
Общее название регистрового илогического уровней — уровень функционально-логический. Преобладает нисходящий стиль проектирования, при котором последовательно выполняются процедуры системного, регистрового и логического уровней. В этих процедурахшироко используются ранее принятые унифицированные решения, закрепленные в библиотеках функциональных ячеек, например, сумматоров, мультиплексоров, регистров и т.
п. Эти библиотеки разрабатывают с помощью процедурсхемотехнического и компонентного проектирования вне маршрутов проектирования конкретных СБИС.После получения результатов функционально-логического проектированияприступают к конструкторско-технологическому проектированию, синтезу тестов и окончательной верификации принятых проектных решений.Верхний иерархический уровень называют системным, архитектурным илиповеденческим. Последнее название связано с тем, что на этом уровне оперируют алгоритмами, подлежащими реализации в СБИС, которые выражают поведенческий аспект проектируемого изделия. Алгоритмы, как правило, представляют на языках проектирования аппаратуры (HDL — Hardware DescriptionLanguage).
Далее на системном уровне формулируют требования к функциональным и схемным характеристикам, определяют общую архитектуру построения СБИС, выделяют операционные (datapath) и управляющие (FSM—FiniteState Machine) блоки. Составляют расписание операций заданного алгоритма,т. е. распределяют операции по временным тактам (scheduling) и функциональным блокам (allocation). Тем самым принимают решения по распараллеливанию и (или) конвейеризации операций, реализуемым в СБИС.На уровне регистровых передач выполняют синтез и верификацию схем операционных и управляющих блоков, получают функциональные схемы СБИС.На логическом уровне, иначе называемом вентильным (gate level), преобразуютRTL-спецификации в схемы вентильного уровня с помощью программ-компиляторовлогики; здесь используются библиотеки логических элементов И, ИЛИ, И-НЕ и т.
п.В последнее время все заметнее проявляется тенденция учета физическиххарактеристик (в основном это задержки) на возможно более ранних этапахнисходящего проектирования. В частности, эта тенденция выражается в планировании кристалла (floorplanning) на системном уровне. При этом определяется взаимное расположение блоков структурной схемы на кристалле (примногокристальном исполнении блоки предварительно распределяются междукристаллами) и намечается ориентировочное расположение внешних выводовблоков. Это позволяет приблизительно оценить длины связей и, следовательно,задержки в передаче данных в самом начале разработки, что способствуетсокращению числа итераций и соответственно времени проектирования.Основными HDL-языками, используемыми в современных САПР при функционально-логическом проектировании, начиная с описания алгоритмов и кон2245.3. Система автоматизированного проектирования в радиоэлектроникечая представлениями логических схем, являются упомянутый выше VHDL иVerilog.
При конструкторском проектировании для описания топологии СБИСширокую известность получили форматы EDIF (Electronic Design InterchangeFormat) и GIF (Caltech Intermediate Format). Формат EDIF удобен для передачиданных, включающих списки соединений, параметры СБИС или печатных плат,спецификации тестовых наборов, результаты моделирования и т. п. Формат CIFприменяют при передаче проекта, представленного на уровне геометрическихпримитивов и управляющих данных, в производство.К процедурам конструкторского проектирования относят планирование кристалла, размещение компонентов и трассировку соединений. Расчет задержекв соединениях и их использование в процедуре верификации позволяет уточнить параметры быстродействия схемы.
Результаты конструкторского проектирования передаются на этап синтеза файлов с управляющей информациейдля генераторов изображений.В современных системах структурного синтеза на функционально-логическом уровне стремятся получить не просто работоспособное решение, но решение с оптимальным компромиссным удовлетворением требований к площадикристалла, быстродействию, рассеиваемой мощности, а в ряде случаев и ктестируемости схемы.Формализация процедур структурного синтеза в общем случае затруднительна, поэтому для их эффективного выполнения обычно используют специализированные программы, ориентированные на ограниченный класс проектируемых схем.
Характерные особенности технологии изготовления ипроектирования имеют микропроцессоры и схемы памяти, заказные и полузаказные СБИС (ASIC — Application-Specific Integrated Circuits), в том числе программируемые логические интегральные схемы (ПЛИС). Эти особенностиобу-словливают различия в методах проектирования схем и требуют их отражения в применяемом математическом и программном обеспечении ECAD.В качестве ПЛИС широко используют программируемые логические схемы CPLD (Complex Programmable Logic Device) и программируемые вентильные матрицы FPGA (Field Programmable Gate Array).
В случае использованияCPLD для отражения структуры конкретной схемы в инвариантном по отношению к приложению множестве функциональных ячеек требуется выполнитьзаключительные технологические операции металлизации. В случае схемыFPGA программатор, согласно заданной программе, просто расплавляет имеющиеся перемычки (fuse) или, наоборот, их создает, локально ликвидируя тонкий изолирующий слой (antifase). Следовательно, при использовании CPLD иFPGA необходимо с помощью САПР выбрать систему связей между ячейками программируемого прибора в соответствии с реализуемыми в схеме алгоритмами и синтезировать программы управления программатором или заключительной операцией металлизации.
Ячейки могут быть достаточно сложнымилогическими схемами, вентилями или даже отдельными транзисторами. Напроизводстве кристаллов ПЛИС специализируется ряд фирм, например Xilinx,Altera, Actel и другие, зачастую эти же фирмы поставляют ПО для синтезасхем на производимых ими ПЛИС.2255.
Методическое и программное обеспечение автоматизированных системВ последнее время значительное внимание уделяется процедурам совмещенного проектирования программной и аппаратной частей СБИС (SW/HW Software/Hardware co-design). Если в традиционных маршрутах проектирования разделение алгоритмов на части, реализуемые программно и аппаратно,происходит на самых ранних шагах, то в технологии совмещенного проектирования эта процедура фактически переносится на RTL-уровень и тем самымвходит в итерационный проектный цикл, что может привести к более обоснованным проектным решениям. Примером подхода к совмещенному проектированию может служить методика моделирования на уровне исполнения системы команд, в соответствии с которой моделируются события, происходящиена внешних выводах таких устройств, как арифметико-логическое, встроеннаяи внешняя память, системная шина и т.
п. Благодаря совмещенному проектированию удается на ранних стадиях проектирования не только найти и исправить возможные ошибки в аппаратной и программной частях проекта, но и отладить контролирующие тесты.Совмещенное проектирование аппаратных и программных частей успешноприменяют при проектировании систем на кристалле (SoC - System-on-Chip)для встроенной аппаратуры. При этом аппаратная часть целевого процессорапредставляет собой модель уровня системы команд. Модель может быть описанием архитектуры процессора или расписанием работы шины процессора наязыке VHDL, но возможно использование и аппаратного тестера.
При этомскорость моделирования сравнительно невелика. Производительность можноповысить, если моделирование операций обращения к памяти выполнять не ваппаратном, а в логическом симуляторе.Для проверки работоспособности и оценки параметров синтезированныхсхем применяют процедуры анализа (верификации) функциональных и логических схем. Чаще всего верификацию выполняют с помощью программ моделирования, ориентированных на системный, регистровый или вентильныйуровни. В итерационном цикле проектирования моделирование должно выполняться многократно: сначала с ориентировочными значениями задержек, затем после этапа топологического проектирования уже с учетом уточненныхзадержек, обусловленных паразитными параметрами соединений.Отметим, что в СБИС проводники имеют малые площади поперечных сечений и, следовательно, увеличенное сопротивление, это приводит к тому, чтопо мере уменьшения проектных норм начинают доминировать задержки в соединениях.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
