ДЗ КМ-2: КМ-2. Комбинационные функциональные узлы и устройства. Лабораторная работа. Вариант 6 вариант 6
Описание
➡️ Другие работы по курсу ⬅️| Отдельные ответы по предмету
▶️ Помощь с вашим вариантом ⭐ ◀️
Задание (полный файл задания смотрите в "демо"):
Задание 1. Изучение встроенных в DEEDS блоков дешифраторов на примере дешифратора 2–4. Построить его таблицу истинности и измерить по временной диаграмме задержки при изменении разрешающего сигнала E для четных вариантов и информационных входов A0, A1 для нечетных вариантов. Получить VHDL описание.
Задание 2. Постройте дешифратор каскадированием из более простых (табл.1.2). Проверьте его работоспособность, получите временные диаграммы для всех комбинаций входных сигналов в соответствии с заданием.
Таблица 1.2
Варианты каскадирования дешифраторов для задания 3
№ | функция |
1 | Постройтесхему дешифратора 3‒6 из деш.2‒4 |
2 | Постройте схему дешифратора 3‒7 из 2‒4 |
3 | Постройте схему дешифратора 3‒8 из 2‒4 |
4 | Постройтесхему дешифратора 4‒9 на 2‒4 |
5 | Постройтесхему дешифратора 4‒10 на 2‒4 |
6 | Постройте схему дешифратора 3‒ 5 на 2‒4 |
7 | Постройтесхему дешифратора 3‒6на 2‒4 |
8 | Постройтесхему дешифратора 3‒7 на 1‒2 |
9 | Постройте схему дешифратора 3‒5 на 2‒4 |
0 | Постройтесхему дешифратора 3‒6 на 2‒4 |
- Задание 3. Изучите поведение схемы мультиплексора 2 – 1, приведенной на рис. 1.2.
- Задание 4. Изучение мультиплексора 4–1
Таблица 1.2. Варианты каскадирования мультиплексоров
№ | Задание |
1 | Постройтесхему мультиплексора 3‒1из 2‒1 |
2 | Постройте схему мультиплексора 5‒1 из 2‒1 |
3 | Постройтесхему мультиплексора 5‒1из 4 -1 |
4 | Постройтесхему мультиплексора 4‒1 на 2‒1 |
5 | Постройте схему мультиплексора 6‒1 из 4 -1 |
6 | Постройтесхему мультиплексора 7‒ 1 из 4 -1 |
7 | Постройтесхему мультиплексора 4 -1из 2‒1 |
8 | Постройте схему мультиплексора 7‒1 из 4-1 |
9 | Постройтесхему мультиплексора 3‒1 из 2‒1 |
10 | Постройте схему мультиплексора 6 -1 из 2‒1 |
- Задание 1. Постройте схему двоичного одноразрядного сумматора в элементном базисе И,ИЛИ,НЕ, XOR, проверьте ее моделированием, определите задержку, получите vhdl код. На рис. 2.2 представлены его УГО и таблица истинности логической функции, где А, В, С ‒ входы, S – выход суммы, Ci–перенос в следующий разряд.
- Задание 2. Построить схему двухразрядного сумматора с последовательным переносом из двоичных одноразрядных сумматоров- блоков ДИИДС типа FULL ADDER, проверить функцию и измерить задержку.
- Задание 3. Изучение преобразования кодов. а) Исследовать работу блока COMPLEMENTOR- преобразователя кодов ДИИДС (получение дополнительного и обратного кодов из табл. 2.2).
- Задание 4. Требуется построить и проверить схему простого АЛУ варианты см. в табл. 2.1 и 2.2. Входные данные– коды А и В – 4х разрядные числа со знаком из табл. 2.1, Код операции COP– 4 разряда, коды для АЛУ выбираются из табл. 2.2. Коды операций(СОР): 0000– сложение,0001 –вычитание , 1001 И, 0010– ИЛИ, 0011– НЕ, 0100– И–НЕ, 0101– ИЛИ–НЕ, 0111– XOR, 1000– XNOR. Отрицательные числа подавать с преобразователя в дополнительном коде. Получить временную диаграмму и VHDL описание.
🗝️ ▶Помощь с сессией/долгами под ключ ◀ 🗝️
Файлы условия, демо
Характеристики домашнего задания
ИДДО НИУ «МЭИ» Преподаватели
Список файлов
![Картинка-подпись](https://s.studizba.com/z.php?f=/uploads/fotos/podpt_100332_74122.png&w=1632&h=400&t=1")
meimei1337
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
