Черных И.В. Simulink Среда для создания инженерных приложений (2003) (1152002), страница 11
Текст из файла (страница 11)
Управляет отображением порта, выводящего сигнал, свидетельствующий о выходе интегратора на ограничение. Выходной сигнал данного порта может принимать следующие значения: нуль, если интегратор не находится на ограничении; +1, если выходной сигнал интегратора достиг верхнего предела; ° -1, если выходной сигнал интегратора достиг нижнего предела. ЗЬож мазе роп: [отобразить/скрыл ь порт состояния блока[. Данный порт используется в том случае, если выходной сигнал интегратора требуется подать в качестве сигнала обратной связи этого же интегратора. Например, при установке начальных условий через внешний порт или при сбросе сигнала интегратора через порт сброса.
Выходной сигнал с этого порта может использоваться также для организации взаимодействия с управляемой подсистемой. АЬзо!цге 1о!егапсе: [абсолютная погрешность). Епайе хего егозя!пй Йе1есг!оп: [определять прохождение сигнала через нулевой уровень!. Прн,иер 1: На рис. 2.38 показана схема, в которой на вход интегратора подается ступенчатый сигнал.
Начальное условие принято равным нулю. 89 ?. Библвотека блоков ЯМШ! ИК в! Вво е он овввэ Рис. 240 И. В. ных. ЯМ(Л.(МК: создания анжеле нык ~ вложений Пример 2: Схема на рнс. 2.39 отличается от предыдущей тем, что начальное значение задается через внешний порт. Начальное значение выходного сигнала в данном примере равно -1О. 1фимер Зг Схема на рис. 2.40 демонстрирует использование входного порта для сброса выходного сигнала и порта состояция интегратора с целью организации обратной связн. Схема работает следукхцим образом: входной постоянный сигнал преобразуется интегратором в линейно изменяющийся; при достижении выходным сигналом значения 1 блок Ке!айопа! Орепяог вырабатывает логический сигнал, по переднему фронту которого происходит сброс выходного сигнала интегратора до начального значения, равного нулю.
В результате на выходе интегратора формируется пилообразный сигнал. Пример 4: Следующая схема (рис. 2.41) использует установку начального значения интегратора с помощью его выходного сигнала. Начальное значение выходного сигнала интегратора с помощью блока 1С (!и!г!а! Сопгйцоп) устанавливается равным нулю.
При достижении выходным сигналом значения 1 блок Ке!айова! Орегаюг подает сигнал сброса выходного сигнала интегратора до начального уровня, прн этом сигналом, задающим начальный уровень, оказывается инвертированный выходной сигнал интегратора, равный -1. Далее цикл работы схемы повторяется. В отличие от предыдущей схемы выходным сигналом генератора является сигнал двойной полярности.
2. Библиотека блоков ЯМ1д.йЧК в ии Параиетры блока: з зиктогразсиаз % т~апярол оеьзг И и цсриых ЯМ1ЛЛХК: среда создания инженерных приложений Рис. 2.41 Блок фиксированной задержки сигнала Назначение: Обеспечивает задержку входного сигнала на заданное время. гзкно задания иарзсиетрое.
я ., ',йч»,,-,*, х)' : гжхиеоии ° яивч»аяеееэин ясными я акя „яя ь ы,ю Вя СВМИ Ы Ь ях я хи Ия их З Зяб сея 4 я» Типе Ое1ау: 1времл задержки сигнала). 1прда! )прин )начальное значение выходного сигнала). 1шиа1 Ьо11ег яке: 1начальный размер буфера). Количество памяти, выделяемой длл хранения задержанного сигнала. Задается в байтах числом, кратным 8 (по умолчанию !024). В том случае, если начального значения объема памяти буфера не хватит для хранения задержанного сигнала, Йши11пк автоматически вы- делит дополнительную память. После завершения моделированиа в команд- ном окне МАТ).АВ появится сообщение с указанием нужного размера бу- фера.
Раде огдег (гог 1)пеапхаиоп): 1порлдок рида Паде). порядок ряда Паде, используемого при аппроксимации выходного сигнала. Задается целым положительным числом. ьлгес1 Геед1Ьгои8Ь оГ шрш диг)п8 йпеапзаиоп: 1прямой проход при линеаризации). При выстановленном флажке в случае выполнения линеаризацин модели полагается, что входной сигнал проходит на выход блока без задержки. 2. Библиотека блоков $1М1Л 1[ЧК Окно задания лираиетроа Параметры блока: т ° йфа в~м оаж Рнс. 2.42 Пиктограмма: 95 И. В. Черных.
Б[М[Л.[[[К: среда создания инженерных приложений При выполнении люделирования значение сигнала и соответствующее ему модельное время сохраняются во внутреннем буфере блока Тгапвроп Ое!ау. По истечении времени задержки значение сигнала, извлекается из буфера н передается на выход блока. В том случае, если шаги модельного времени не совпалают со значениями моментов врегаени для записанного в буфер сигнала, блок Тгапврог[ Ое!ау выполняет аппроксимацию выходного сигнала. Пример: На рис. 2.42 показана схема использования блока Тгапврог[ Ое1ау для задержки прямоугольного сигнала на 05 с.
Бз[ок управляемой задержки сип[влв УапаЫа тгаоаро я Оа[ат Назначение: Выполняет задержку входного сигнала на величину, задаваемую сигнал лом управления. ~~ф~фР" х[, ° У ы т ' моен -------- —-- [!хноааачгье ах[ты аа ткани а ах~т[!В йа оа сваг ваам аогк вт ива в аоаька ха[~о». ! ~~ !г ьиажеэ .", каааа[аа,'х .' ! иаавахаач.
1 [о е иа«вас еа В ' о ,' Г о$ авала, 'Фааи[ааа .во[ аааг .. '),;:лхлк~ --';,,,~~ ~ ~- -~ ~~::-.'~;-':.'Д Мах[шиш де!ау. !максимальное значение времени задержки сигнала). 1п[па1 ври[: ! начальное значение выходного сигнала). ВоПег яке: !размер буфера!. Количество памяти, выделяемой для хранения задержан- ного сигнала. Задается а байтах числом, кратным 8 (по умолчанию 1024). Раде оп!ег ([ог !1пеаг!гапон): !порядок ряда Паде1 Порядок ряда Паде, используемого при аппроксима- ции выходного сигнала, задается целым положительным числом.
О[тес[ [еед[Ьгоик)[ о[' шрш диппя йпеапга[юп: !прямой проход при линеаризации1 При установленном флажке а случае выполнения линеаризации модели полагается, что входной сигнал проходит на выход блока без задержки. Блок управляемой задержки ЧапаЫе Тгапвроп Ое!ау работает аналогично блоку постоянной задержки сигнаяа Тгапхроп Ое!ау. В том случае, если значение управляющего сигнала, задающего величину задержки, превышает 2. Библиотека блоков ЯМБ!.ВЧК : Гр! . О»авве»: АЬз»ае Ьжа ае ск ~ ~~ н» ~.;,::: Рис. 2.43 Передаточная функция Ликтогрсксинаг ББ Таавава Гов 97 И.
В. Черных. б!М!Д.!МКа среда создания инженерных приложений значение, заданное параметром Махпппш де!ау, то задержка выполняется ' на величину Махппппь де1ау. Пример: На рис. 2.43 показана схема с использованием блока Ъ'аг!аЫе Тгапэроп 13е1ау. Величина времени задержки сигнала изменяется от 0.5 до 1 с в момент времени, равный 5 с. Назначение: Блок Тгапагег Гоп задает передаточную функцию в виде отношения по- '. линомов: у(з) нина(з) лиан(1)з '+ асеан(2)з ~ + ...
+ лит(нн) Н(з) = и(э) ггеи(з) с!ен(1)з™~+ а)ен(1)з -+ ... +с(ен(т!) ,:. где нн.и па! — порядок числителя и знаменателя передаточной функции; '.. ' осино — вектор или матрица коэффициентов числителя; а(ен — вектор коэффициентов знаменателя. Начальные условия при использовании блока ТгапФегрсп полагаются пулевыми. Если же требуется, чтобы начальные условия не были нулевыми, то необходимо с помощью функции г(2аа (оператор ППП Сон!го! Бух!ею Тоойюх) перейти от модели передаточной функции к ьюдели в пространстве состояний и моделировать динамический объект с помощью блока Я!а[еЯрасе.
Окно задания параметров: „".~',,Фа!Ь, . к)! Ъ пи»топ ' иеьь евеевев!» пввьп. Ьев» вае»вв!»Ьвваьвжс :Оаьввэьывьаевев»ааававьввв»вв. соеаав»ьвеа ! . ;Ьа В»с»попа попе» а$ а к и 1н вь. Матричное описание числителя, векторное описание знаменателя.
Размер выхода равен количеству строк числителя. Коэффициенты расположены по убыванию степени переменной а. Параметры блока: Хцглегаюг; (вектор или матрица коэффициентов полинома числителя1. Иепопппаэог: (вектор коэффициентов полинома знаменателя!. Аоао!пге ю!егапсе: (абсолютная погрешность!. Порядок полиномов числителя не должен превышать порядок полипома знаменателя. Входной сигнал — скалярный. 2. Библиотека блоков ЯМИ.ПЧК Пиктограмма ха ныа лзо и. Н. Черных. Б!МИ ПЧК: среда создания инженерных приложений Пример П В том случае, если коэффициенты числителя заданы вектором, то выходной сигнал блока булет скалярным (как и входной сигнал).
На рис. 2.44 показана схема моделирования колебательного звена с помощью блока Тгапагег гоп. Рис. 2.44 Пример 2: „0 В том случае, если коэффициенты числителя заданы матрицей, то блок Тгапа(ег гол моделирует матричную передаточную функцию, которую мр)(~з но интерпретировать как несколько передаточных функций, имеющих одинаковые полиномы знаменателя, но разные полиномы числителя. При этом выходной сигнал блока является векторным н количество строк матрицы числителя задает размерность выходного сигнала. На рис. 2.45 показана схема с блоком Тгапа(ег Есл, задающим векторнщ» передаточную функцию. Здесь же показана эквивалентная схема модели, составленная из отдельных блоков Тгапагег Есп.
Г.;~ Рис. 2.45 Передаточная функция "нули-полюса" Наэиачеииес Блок Хего-Ро)е определяет передаточную функцию с заданными полюсами и нулями: Н Кг0 ) ( -К(1)Х вЂ” К(2))( -2(З))- -( -2( )) Р(з) (г — Р(())(з - Р(2))(з — Р(З)) ". (г — Р(л)) где У вЂ” вектор или матрица нулей передаточной функции (корней полннома числителя); Р— вектор полюсов передаточной функции (корней полинома знаменателя); К вЂ” коэффициент передаточной функции или вектор коэффициентов, если нули передаточной функции заданы матрицей.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
