Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 5)

Уровни моделирования аппаратных средств ИС:

• Уровень электрических цепей (transistors level)

• Уровень вентилей (gate level)

• Уровень регистровых передач (register transfer level, RTL)

• Системный уровень (system level, processor level)

Уровень эл цепей:

Специализированные средства моделирования:

• PSPICE (Personal Simulation Program with Integrated Circuits Emphasis) от Cadence Design Systems

  • Задание схемы (текстовый язык или графический редактор)

  • Элементы схемы выбираются из библиотеки

  • Задаётся режим моделирования: анализ переходных процессы, расчёт установившегося режима, …

  • Выполняется моделирование

• Универсальные системы непрерывного моделирования: Matlab Simulink (Mathworks Corp.)

4.4. Моделирование на уровне RTL. Учёт специфики предметной области в языке Verilog.

(лекция 8)

Уровень регистровых передач (англ. Register transfer level, RTL) — в разработке интегральных микросхем — описание работы синхронной цифровой схемы. На данном уровне поведение схемы определяется в терминах потоков сигналов (или пересылок данных) между аппаратными регистрами и логических операций над данными сигналами.^[1]

Абстракция уровня регистровых передач используется в языках описания аппаратуры (HDL), например в Verilog HDL и VHDL для создания высокоуровневых описаний схем, из которых могут быть получены низкоуровневые описания и, в конце концов, прошивка для ПЛИС или маски для изготовления СБИС.

Verilog, Verilog HDL (англ. Verilog Hardware Description Language) — это язык описания аппаратуры, используемый для описания и моделирования электронных систем. Verilog HDL, не следует путать с VHDL(конкурирующий язык), наиболее часто используется в проектировании, верификации и реализации (например, в виде СБИС) аналоговых, цифровых и смешанных электронных систем на различных уровнях абстракции.

Разработчики Verilog сделали его синтаксис очень похожим на синтаксис языка C, что упрощает его освоение. Verilog имеет препроцессор, очень похожий на препроцессор языка C, и основные управляющие конструкции «if», «while» также подобны одноимённым конструкциям языка C. Соглашения по форматированию вывода также очень похожи (см. printf).

Следует отметить, что описание аппаратуры, написанное на языке Verilog (как и на других HDL-языках) принято называть программами, но в отличие от общепринятого понятия программы как последовательности инструкций, здесь программа задает структуру системы. Так же для языка Verilog не применим термин "выполнение программы".

VHDL (англ. VHSIC (Very high speed integrated circuits) Hardware Description Language) — язык описания аппаратуры интегральных схем. Язык проектирования VHDL является базовым языком при разработке аппаратуры современных вычислительных систем.

Two leading HDLs:

• Verilog;

  • developed in 1984 by Gateway Design Automation

  • became an IEEE standard (1364) in 1995

• VHDL

  • Developed in 1981 by the Department of Defense

  • Became an IEEE standard (1076) in 1987

Учет специфики предметной области:

• Описание структуры системы

  • модули; входные и выходные порты; соединения

• Описание поведения системы

  • сигналы; время; события; операции; параллелизм

дофига слайдов еще непонятных про сам язык, надо ли?..

Описание на HDL: виды использования

• Документация на схему

• Исходные данные для средства трассировки соединений элементов (Структурное описание в заданном элементарном базисе);

• Моделирование работы схемы

• Синтез описания на уровне вентилей (При определённых ограничениях на подмножество языка);

• Логическая верификация (доказательство соблюдения свойств)

4.5. Моделирование на системном уровне. Учёт специфики предметной области в библиотеке SystemC. Понятие о стандарте TLM.

(лекция 9)

SystemC — язык проектирования и верификации моделей системного уровня, реализованный в виде C++ библиотеки с открытым исходным кодом. Библиотека включает в себя ядро событийного моделирования, что позволяет получить исполняемую модель устройства. Язык применяется для построения транзакционных и поведенческих моделей, а также для высокоуровневого синтеза.

Язык SystemC использует ряд понятий, схожих с теми, которые имеют языки описания аппаратуры VHDL и Verilog: интерфейсы, процессы, сигналы, событийность, иерархия модулей. Стандарт SystemC не вносит ограничения на использование языка C++ при описании моделей систем.

Назначение SystemC:

• Моделирование функций системы, которые могут быть реализованы как программно, так и аппаратно

• Моделирование совместной работы аппаратных и программных компонентов

• Обмен информацией между разработчиками

Возможности:

• Модули Типы данных:

• Порты - битовые массивы

• Каналы - целые

• Интерфейсы - вещественные

• Процессы - с фиксированной

• Сигналы запятой

• События

• Таймеры

Модули (module)

Модули - базовые строительные блоки в SystemC. Модель в SystemC обычно состоит из нескольких модулей, которые общаются через порты.

Сигналы (signal)

Сигналы в SystemC являются эквивалентом посылки по проводу (wire).

Порты (port)

Через порты происходит общение модуля с внешним миром (обычно с другими модулями).

Процессы (process)

Процессы - главные вычислительные элементы. Процессы выполняются параллельно.

Каналы (channel)

Через каналы в SystemC происходит общение элементов. Каналы могут быть простыми проводами или сложными соединительными механизмами наподобие очередей FIFO или шин.

Базовые каналы:

• signal

• buffer

• fifo

• mutex

• semaphore

Интерфейсы (interface)

Порты используют интерфейсы для общения через каналы.

События (events)

Должны быть описаны во время инициализации. Позволяют синхронизировать процессы.

Процессы

• методы модуля (methods)

  • списки чувствительности по портам

• нити (threads)

  • возможно параллельное выполнение разных нитей, ожидание условия

• тактируемые нити (clocked threads)

  • wait_until()

  • wait() // next clock

TLM: Transaction-level modeling (TLM) is a high-level approach to modeling digital systems where details of communication among modules are separated from the details of the implementation of functional units or of the communication architecture. http://en.wikipedia.org/wiki/Transaction-level_modeling

• Представление системы в виде набора компонентов, связанных абстрактными каналами

• Конкретные каналы (шины, FIFO и т.д.) описываются как компоненты

• Стандартизован интерфейс компонент-канал

• Отделение функционирования от взаимодействия

• неблокирующий однонаправленный

• put() // действие

• can_put() // проверка

• event ok_to_put() событие

Возможности:

• Взаимодействие компонентов разной степени детальности (через вспомогательные компоненты?)

• Детализация работы реального канала

• Взаимодействие программных (прикладных и системных) и аппаратных компонентов

• Взаимодействие компонентов, созданных в разных средах моделирования?!

Виртуальный прототип аппаратных средств:

Выполнение исполняемого кода программы на заданной конфигурации аппаратных средств

• эмулятор ЦП

• модели шин и периферии (TLM)

• среда выполнения моделей

5. Моделирование и проектирование ИС. Построение сложных имитационных моделей

5.1. Взаимосвязь моделирования и проектирования ИС.

(лекция 10)

???????

Этапы создания ИС: формирование требований, концептуальное проектирование, спецификация приложений, разработка моделей, интеграция и тестирование информационной системы. Методы программной инженерии в проектировании ИС.

Проектирование (от латинского projectus, что означает “брошенный вперед”) – это процесс составления описания, необходимого для создания в заданных условиях еще не существующего объекта по первичному описанию этого объекта путем его детализации, дополнения, расчетов и оптимизации.

Описание объекта может быть задано по-разному: в виде текста, алгоритма, программы, чертежа, таблицы или, что чаще всего, комбинировано в традиционно бумажном или электронном виде.

Таким образом, главной особенностью проектирования является работа с еще не существующим объектом. В этом отличие проектирования от моделирования, где объект не может не существовать.

Проектирование можно рассматривать с одной стороны как заключительную фазу исследований, а с другой как начальную фазу производства.

Проектирование ИС охватывает три основные области:

• проектирование объектов данных, которые будут реализованы в базе данных;

• проектирование программ, экранных форм, отчетов, которые будут обеспечивать выполнение запросов к данным;

• учет конкретной среды или технологии, а именно: топологии сети, конфигурации аппаратных средств, используемой архитектуры (файл-сервер или клиент-сервер), параллельной обработки, распределенной обработки данных и т.п.

Проектирование информационных систем всегда начинается с определения цели проекта. В общем виде цель проекта можно определить как решение ряда взаимосвязанных задач, включающих в себя обеспечение на момент запуска системы и в течение всего времени ее эксплуатации:

• требуемой функциональности системы и уровня ее адаптивности к изменяющимся условиям функционирования;

• требуемой пропускной способности системы;

• требуемого времени реакции системы на запрос;

• безотказной работы системы;

• необходимого уровня безопасности;

• простоты эксплуатации и поддержки системы.

Взаимодействие компонентов ИС:

• Аппаратные компоненты

  • Каналы

  • Интерфейсы и протоколы

• Программные компоненты

  • Средства межпроцессного взаимодействия, файлы

  • Промежуточное ПО (middleware)

Объединение имитационных моделей:

• Важный потребитель: моделирование военных действий

• объединение разнородных моделей

  • Подвижные объекты

  • Внешняя среда

  • Пункты управления

  • Связь, и т.д.

• Подключение унаследованных (legacy) моделей

Distributed Interactive Simulator (DIS)

Основная цель – объединение систем моделирования различных типов, распределённых географически

Основная идея – стандартизация интерфейсов

Возможные типы участников:

• Человек (virtual) [human-in-the-loop] — такие модели тебуют участия человека. Пример — симулятор полета, который требует участия пилота. См. https://en.wikipedia.org/wiki/Human-in-the-loop

• Оборудование (live) [hardware-in-the-loop] — в моделировании участвует само тестируемое оборудование, которому на вход подаются модельные сигналы. Например, при тестировании радара имитируются объекты, которые он должен регистрировать. См. https://en.wikipedia.org/wiki/Hardware-in-the-loop_simulation

• Модель (constructive) [as-fast-as-possible]

Принципы DIS

• Независимость узлов

  • Участник не знает получателей данных

  • Независимое продвижение времени

• Узлы передают состояние частной модели

  • передаются только изменения в состоянии

  • keep-alive (heart-beat) сообщения

• Использование алгоритмов приближённого вычисления следующего состояния (счисление, dead reckoning)

Dead reckoning

Вместо постоянной пересылки состояний, участники предсказывают их изменения. Для этого строится локальная модель dead reckoning model (DRM).

Улучшения алгоритма:

• Компенсация времени

[учитывает время передачи данных]

• Сглаживание

[плавное уменьшение ошибки]

5.2. Понятие совместной разработки программной и аппаратной части ИС. Достоинства по сравнению с традиционным процессом разработки. Виртуальный прототип.

(лекция 10???)

Понятие совместной разработки программной и аппаратной части ИС. Достоинства по сравнению с традиционным процессом разработки.

Создается прототип микросхемы на Verilog/VHDL. Проводится испытание в среде моделирования. Из бесплатных - Icarus Verilog (http://iverilog.icarus.com/). Из нормальных (для FPGA) http://iverilog.icarus.com/. Дальше трассировка полученной микросхемы послойно (современные состоят из десяткой слоев металлизации). Могут использоваться библиотеки готовых шаблонов, для которых уже проверена внутренняя электромагнитная совместимость. Специальной средой проверяется совместимость полученной схемы (электромагнитная) на основе физической модели. Для современных видеокарт (7млрд транзисторов) это крайне важно, т.к вручную уже невозможнно трассировать схему, а проверить, что из-за высоких токов не будет наводок на соседние элементы нужно. Для этого строится точная физическая модель и численно решается задача.

Дополнительно может проверяться корректность построенной микросхемы (набор физических транзисторов) и ее логической модели. Для этого опять строится модель в Verilog/VHDL и решается задача эквивалентности схем. Пример решения - объединение через XOR всех выводов микросхемы и ее модели, полученные результаты объединяются логическим ИЛИ. Дальше - решается задача SAT (булевая выполнимость). Существуют быстрые методы ее решения, так что на нормальных рабочих станциях эта задача разрешима за приемлемое время.

Характеристики

Список файлов ответов (шпаргалок)