Джон Ф.Уэйкерли Проектирование цифровых устройств. Том I (2002) (1095889), страница 93
Текст из файла (страница 93)
КМОП-схемы р1.Н рн1. ' имеют более симметричные выходные характеристики, поэтому можно не обращать внимания на небольшое различие между этими двумя случаями. апу зе!есе ацу ы!сс) ЖАА, бава е! зпу ае!ес! апу ее!се/ сеанс апу «е)ес1 айу «с1сс) зпу сма «пу да)а епаые епайе апу и!мк апу бам саймс с)си апу дма спаме апу Е). Р! ап) ее Р/ апу Р~ СО опиц/ 12) ои!рис(3) оарц) мпрм омрм (2) Ои/рц! (3) оарм У У У У У у о ими! Ои/РМ оц)ри) омри1 аичпп Ои)рм С)-8 Г С)-8 ечен ооо апу Вс апу В) С4 С4 му и б Р зпу И «пу н 6,Р РЕОО РЕОО ЖТО Ротс 23 23 22 22 )4 14 !! 17 18 )б 15 12 15 14 12 11 15 и !2 13 13 11 17 !8 !9 22 е) 19 20 45 45 42 42 43 43 43 51 54 48 45 36 43 43 34 46 ЗВ 38 41 41 35 50 53 56 66 б! 58 60 11 18 21 20 12 20 14 13 13 22 18 25 16 2! 27 18 14 20 20 16 13 12 26 20 15 18 19 21 1О !7 16 2! 15 18 9 9 13 14 4.5 4.5 5 7 4.5 * 5 6.5 7 33 29 23 31 )б 15 15 15 11 1! 11 !2 18 14 20 2! 2) 33 20 )5 35 34 31 32 13 15 14 15 20 15 21 !Я 20 41 27 39 18 32 26 38 20 ЗЗ 29 ЗВ 32 43 ЗО 23 32 32 26 21 20 4 32 24 30 29 38 15 26 34 32 23 27 14 14 "1 23 7 7 75 )05 6.5 1О !О !0.5 50 45 35 50 24 24 24 24 17 !7 17 '27 21 30 33 23 33 ЗО 3 53 51 47 48 25 25 25 25 30 30 ЗО 30 396 Глава 6.
Практическая разработка схем комбинационной логики ОЦЕНКА МИН И МАЛ ЬН Ь1Х ЗАДЕРЖЕК Если минимальная задержка ИС не указана, то прелусмотрительный разработчик принимает ее равной нулю. Некоторые схемы не будут работать, если задержка распространения фактически стремится к нулю, но затраты на изменения в схеме, обеспечивающие ее работоспособность при нулевой задержке, могут быть непомерно велики, тем более что такой случай, как предполагается, никогда не произойдет. Чтобы получить изделие, которое при «разумных» условиях всегда будет работать, разработчики часто принимают величину минимальной задержки ИС равной четверти или трети заявленного типичного значения задержки.
Задержка между моментом изменения входного сигнала и моментом изменения сигнала на выходе зависит от внутреннего пути сигнала, и в больших схемах этот путь может быть разным для различных входных комбинаций. Например, 2- входо вой элемент ИСКЛЮЧАЮЩЕЕ ИЛИ в микросхеме 741886 состоит, как показано на рис. 5.71, из четырех вентилей И-НЕ и имеет два пути различной длины от любого входа до выхода. Если сигнал на одном из входов имеет низкий уровень, а на другом изменяется, то изменение проходит через два вентиля И- НЕ и мы получаем первый набор задержек, приведенный в табл. 5.2.
Если сигнал на одном из входов имеет высокий уровень, а на другом изменяется, то изменение проходит внутри схемы через три вентиля И-НЕ и мы получаем второй набор задержек. Подобное поведение демонстрируют также микросхемы 74).8138 и 741.8139 (см. табл.
5.3). Однако у соответствующих КМОП-схем таких различий нет; точнее, различия достаточно малы и ими можно пренебречь. 5.2.4. Временнбй анализ Для точного анализа временных соотношений в устройстве со многими МИС и СИС разработчику, вероятно, придется изучать ее поведение до мельчайших подробностей. Когда, например, инвертирующие ТТЛ-схемы (И-НЕ, ИЛИ-НЕ и тд ) включаются последовательно, переход сигнала с низкого уровня на высокий на выходе одного из вентилей вызовет изменение сигнала от высокого уровня до низкого на выходе следующего вентиля, так что средняя задержка оказывается между величинами г „и г „.
С другой стороны, при последовательном включерьи рнь' нии неинвертирующих вентилей 1И, ИЛИ и тд.) переключение вызывает изменение сигналов на всех выходах в одном и том же направлении, так что различие междУ значениЯми Г н и Г „УвеличиваетсЯ. Читателю пРедоставлЯетсЯ возможрьн рнь ность провести подобного рода анализ в упражнениях 5.8 — 5.13.
Анализ оказывается более сложным, если задержка определяется устройствами средней степени интеграции, нли в том случае, когда для сигнала имеется много путей от данного входа до данного выхода. Таким образом, в больших схемах, анализ задержки прохождения сигнала по всем возможным путям при переходе во всех направлениях может быть очень сложным. Чтобы иметь возможность упростить анализ в «наихудшем случае», разработчики часто используют единственный параметр — зад«ряску в наихудшем случае 6.3.
Комбинационныепрограыыируеыыелогическиеустройетве 397 (и отвисал» Ые(ау), которая равна наибольшему нз значений г н и ( „, . Тогда задержка в схеме Лля наихудшего случая вычисляется как сумма задержек, вносимых отдельными компонентами в наихудшем случае, независимо от направления переключения и других условий работы схемы. Это может дать чрезмерно завышенную оценку полной задержки, вносимой схемой, но сокращает время разработки и гарантирует работоспособность изделия. 5.2.5. Программные средства временнбго анализа Еще проще провести временнбй анализ с помощью современных программных средств, входящих в состав автоматизированных систем логического проектирования. Встроенные библиотеки таких систем обычно содержат не только условные обозначения и функциональные модели различных логических элементов, но также модели их поведения во времени.
В режиме моделирования можно задать последовательность входных сигналов и наблюдать, как и когда их действие проявляется в выходных сигналах. Обычно имеется возможность варьировать значения задержек, выбирая минимальные, типичные или максимальные значения или некоторую их комбинацию. Даже используя моделирование, вы не гарантированы от ловушек. Обычно разработчик задает входные последовательности сигналов, для которых моделирующая программа должна сформировать выходные сигналы.
Таким образом, необходимо иметь хорошее чутье при выборе тестирующих сигналов и условий моделирования, чтобы воспроизвести наихудший случай и наблюдать соответствующие задержки. Некоторые программы временнбго анализа позволяют автоматически находить задержки по всем возможным путям сигнала в схеме и распечатывать упорядоченный список их значений, начиная с наибольшего. Однако эти результаты могут быть слишком пессимистическими, поскольку некоторые пути при нормальной работе схемы фактически не реализуются, и для соответствующей интерпретации результатов разработчику приходится все же напрягать свои умственные способности. 5.3.
Комбинационные программируемые логические устройства 5.3.1. Программируемые логические матрицы Исторически первыми программируемыми логическими устройствами (ПЛУ) были программируемые логические матрицы (ПЛМ; ргоягаттаие (оя(с аггауд РАА). НЛМ представляют собой комбинационное двухуровневое устройство И-ИЛИ, которое можно запрограммировать для реализации любого логического выражения вида «сумма произведений» с учетом ограничений, накладываемых устройством. Такими ограничениями являются: ° число входов (глригз) и, ° число выходов (ошрим) т и ° число термов-произведений (Ргойлс( гегтл) Р 398 Глава б.
Практическая разработка схем комбинационной логики О таком устройстве можно говорить как о «ПЛМ размера лхт с р термами-произведениями». В общем случае р гораздо меньше числа минтермов с и переменными ~2"). Таким образом, ПЛМ не может реализовать произвольную логическую функцию с и переменными и т выходными значениями; их возможности ограничены функциями, которые могут быть представлены в виде суммы произведений с р нли меньшим числом термов-произведений.
ПЛМ размера ихт с р термами-произведениями содержит р 2л-в ходовых вентилейй И и тр-входовых вентилей ИЛИ. На рис, 5 2! приведена небольшая ПЛМ с четырьмя входами, шестью вентилями И, тремя вентилями ИЛИ и тремя выходами. Сигналы поступают на входы буферов, на выходах каждого из которых появляются прямой и инверсный сигналы, используемые внутри матрицы. Возможные соединения в матрице обозначены символом х; программирование устройства состоит в сохранении только тех соединений, которые необходимы. Выбираемые соединения выполнены в виде пзавких пераиы чек Гбаез), которые фактическими являются пережигаемыми соединениями или энергонезависимыми ячейками памяти в зависимости от технологии; мы рассмотрим это в разделах 5,3.4 н 5.3.5.
Таким образом, сигналы на входах каждого вентиля И могут представлять собой любое подмножество первичных входных сигналов и их инверсий. Точно так же сигналы на входах каждого вентиля ИЛИ могут быть любым подмножеством выходных си гналов схем И. н !2 ~з и 01 02 Оз Рис. 6.21. ПЛМ размера 4хЗ с шестью термами-пронзведениями Возможен более компактный способ представления ПЛМ, указаннный парис. 5.22. Такое изображение условных обозначений вентилей точнее соответствует их фактическому размещению внутри кристалла ПЛМ (см., например, рис. 5.28). На рис. 5.22 изображена схема ПЛМ, способная реализовать любые три 4-входовые комбинационные логические функции, которые можно записать в виде сумм произведений, состоящих в общей сложности нз шести или меньшего числа раз- личных термов-произведений, например: 3.3.
Комбинационные программируемые логическиеустройства 399 Рис. 3.22. Компактное представление ПЛМ разме- ра 4хЗ с шестью термами- произведениями 12 13 14 01 02 03 Всего в этих соотношениях имеется восемь термов-произведений„но первые два слагаемых в выражении для ОЗ те же самые, что и первые слагаемые в выражениях для 01 и 02. Этим логическим выражениям соответствует конфигурация запрог- раммированныхсоединений,приведеннаянарис.5.23. Рис.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
