Джон Ф.Уэйкерли Проектирование цифровых устройств. Том I (2002) (1095889), страница 197
Текст из файла (страница 197)
8.108. В зависимости от других значений задержек этого может быть достаточно для решения проблемы в случае максимальной задержки, но может быть и не достаточно; для конкретного набора компонентов этот вопрос рассматривается в задаче 8,95. Может случиться так, что сдвиг импульса Яу1ЧС в сторону более раннего времени недостаточен для компенсации задержек или его нельзя осуществить в той или иной системе.
Существует другое решение проблемы, которое всегда можно осуществить. Оно состоит в увеличении времени между последовательными переносами данных из части схемы, работающей с одними тактовым сигналом, в часть схемы, работающую с другим тактовым сигналом, Это всегда возможно за счет переноса каждый раз большего числа битов. В интерфейсе сети ЕГ11егпег, например, мы могли бы собирать по ! 6 битов в той части устройства, где переключение происходит по сигналу ВС1.К, и переносить по 16 битов за раз в часть устройства с переключениега по сигналу ЗС1.К.
В результате фигурировавшая ранее величина 81 „„заменяется на !бг „и тем самым обеспечивается гораздо больший запас по времени для случая максимальной задержки. Перенося за один раз 16 битов в часть устройства, работающую по тактовому сигналу ЗСЕК, мы можем затем разбить их на два 8-битовых отрезка, если нужно обрабатывать данные побайтно. Характеристики устройства можно улучшить, видоизменив схему узла ЯСТВ1 . На рис.
8,! 09 показан вариант этой схемы, в котором сигнал ЯЮАО вырабатывается непосредственно триггером, на вход данных которого поступает сигнал ЙЕЙВУГЕ. При этом сигнал Я! ОАО появляется на один период сигнала ЯС! К раньше, чем в нашей исходной схеме ЯСТВ!. Кроме того, раньше сбрасывается ЯВ- защелка. Эта схема работает только в том случае, если оказываются выполненными следующие существенные предположения; 1. Для триггера ЕЕ1 приемлемым является уменьшенное время выхода из метастабильности, равное интервалу времени, в течение которого сигнал ЯСЕК остается на высоком уровне.
Метастабильность должна разрешиться до того, как сигнал ЗСЕК перейдет на низкий уровень, так как в этот момент произойдет сброс Зй-защелки, если сигнал ЗЮАО будет иметь высокий уровень. 2. Время установления регистра ЗЙЕО по входу С! КЕ1Ч (рис, 8.102) меньше нли равно времени, в течение которого сигнал ЗСЕК пребывает на низком уровне. Если справедливо предыдущее предположение, то сигнал З1.ОАО, поданный на вход СьКЕЙ, может оставаться метастабильным до тех пор, пока сигнал ЗСЕК не перейдет на низкий уРовень. 904 Пзеве 8. Практическая разработка схем последовательной логики 3. Интервал времени, в пределах которого сигнал ЗСЕК имеет низкий уровень, достаточно велик для того, чтобы был выработан импульс сброса в точке В)ЧНФ, удовлетворяющий требованию ЗВ-защелки в отношении минималь ной длительности импульса.
Заметьте, что прн выполнении этих условий правильность работы схемы зависит от коэффициента заполнения сигнала ЯСЕК, Если сигнал ЯСТЫК является относительно медленным и его коэффициент заполнения близок к 50%, то данная схема прекрасно работает. Но если частота сигнала ЯСТЫК слишком велика, либо его коэффициент заполнения очень мал, очень велик или непредсказуем, то необходимо воспользоваться первоначальной конструкцией. Яомс Я.ОАО ЯСТЫК Рис. 8.109.
Схема ЗСТВ1, вырабатывающая сигнал ЗЕОАО на половине периода тактового сигнала Для правильной работы каждой из рассмотренных схем синхронизации требуется, чтобы частота тактового сигнала находилась в определенном диапазоне значений; у каждой схемы этот диапазон свой. Это необходимо учитывать при тестировании, когда тактовые сигналы обычно бывают более медленными, а также при модернизации, связанной с увеличением одной или обеих тактовых частот.
В случае интерфейса сети Егпеглес, например, не предполагается изменение стандартной частоты 100 Мбит/с, но частота тактового сигнала в шине РС1 может быть повышена и стать равной не 33 МГц, а бб МГц. Проблемы, возникающие всвязи с изменением частоты тактового сигнала, могут быть довольно тонкими. Чтобы получить представление о том, что может нарушиться, полезно посмотреть, как будет работать (или не работать!) синхронизирующее устройство, если одну из тактовых частот изменить в 1О раз или более. Что произойдет, например, с временными диаграммами, представленными на рис. 8.107, если мы изменим частоту сигнала БСЕК и сделаем ее равной не 100 МГц, а 1О МГцз На первый взгляд кажется, что все будет хорошо, поскольку теперь байт поступает раз в 800 нс и имеется много больше времени для переноса его в часть схемы, работающую с тактовым сигналом ЗС0С.
Верно: неравенства (8.1) и (8.2) в данном случае удовлетворяются с много бблыпнм запасом. Однако неравенство (8.3) более не выполняется, если только мы не уменьшим значение п до нуля! Это можно было бы исправить, вырабатывая сигнал ЯугчС на один такт позднее сигнала ВСЯК, нежели это показано на рис. 8.107.
Но даже при таком изменении некоторая проблема все же остается. На рис. 8.110 приведены новые временные диаграммы, в том числе для вырабатываемого позднее сигнала РлчС. Проблема заключается в том, что теперь длительность импульса ЯуЫС равна ГО Оно. Как и ранее, сигнал м РяГВггЕ (на выходе Я В-зашел- 8.9.Сбойвработесинхронизирующегоустройстваиметастабильность 905 ки в схеме на рис. 8.106) принимает активное значение по сигналу ЯЛЧС и сбрасывается сигналом Б ОА0, но когда сигнал Я(.ОАО заканчивается, сигнал Яу14С все еше остается на активном уровне, как это видно из новых временных диаграмм.
Следовательно, новый байт будет обнаружен и передан далее дважды! нськ зумс аськ ВВуте МЕУУВУТЕ зьолр Рис 8.110. Временные диаграммы для синхронизирующего устройства в случае медленного тактового сигнала (с частотой 10 МГц) Решение этой проблемы состоит в том, чтобы реагировать только на нарастающий фронт сигнала ЯУСС, и тогда схема окажется нечувствительной к длительности импульса ЯУ1ЧС. В общем случае это делается путем замены ЯВ-защелки переключаюшимся по фронту О-триггером, как показано на рис. 8.111. По нарастающему фронту сигнала Яу1ЧС триггер устанавливается в единичное состояние, а сигналом ЯЕОАО, как и ранее, осуществляется асинхронный сброс.
81 ОАО Яунс ВСЬК Рис. 8.111. Синхронизирующее устройство с обнаружением сигнала ЯМЧС посредством переключения по его фронту Приведенная на рис. 8,! 11 схема позволяет решип. проблему, возникающую при слишком медленном сигнале НСЕК, но при этом изменяются также выкладки, приводяшие к соотношениям (8.1Н8.3), результатом чего могут стать временные ограничения в каких то других местах (см.
задачу 8 96). Еще один недостаток последней 906 Глава 8. Практическая разработка схем последовательной логики схемы состоит в том, что ее нельзя реализовать в типичном ПЛУ, у которого все триггеры переключаются одним и тем же тактовым сигналом; поэтому для обнаружения сигнала 87!ЧС необходимо воспользоваться отдельным триггером. Прочтя почти десять страниц, посвященные анализу всего лишь одного «про стого» примера, вы, по-видимому, получили представление о том, как трудно пра вильно сконструировать синхронизирующее устройство.
Вот несколько правил которые могут вам помочь; ° Минимизируйте число подсистем, работающих с различными тактовыми сигналами. ° Четко определите границы между всеми тактовыми сигналами и в явном виде поместите на этих границах синхронизирующие устройства. ° Обеспечьте для каждого синхронизирующего устройства достаточное время выхода из метастабильности, чтобы сбои синхронизирующих устройств были редкими и происходили с много меньшей вероятностью, чем возникновение неисправности в других лзестах. ° Проанализируйте работу синхронизирующего устройства при различных возможных сдвигах сигналов во времени, в том числе при более быстрых и более медленных тактовых сигналах, которые мокнут подаваться иа схему при моделировании или при модернизации системы.
° Осуществите моделирование работы системы в широком диапазоне возможных временных соотношений между сигналами. Последнее правило может оказаться ловушкой для тех разработчиков, кто полагается на современные мощные и быстродействующие средства моделирования при поиске своих ошибок, Само по себе моделирование не может избавить от необходимости следования предыдущим четырем правилам. Если игнорировать эти правила, то можно столкнуться с проблемами, которые не обнаруживаются моделированием в типичных случаях, когда перебирается небольшое число вариантов соотношений между сигналами. Из всех цифровых схем синхронизирующие устройства являются такими конструкциями, для которых важнее всего быть «правильным по идее»! Обзор литературы По-видимому, первым источником подробных сведений о последовательностных ИС средней степени интеграции стал Справочник по применению 7ТЛ под редакцией Алфке и Ларсена (Тйе ТТТ, Арр!!саг!оп» Нат!Ьоо!с ес1гег) Ьу Ре1ег А1!Ке апд 1Ы.агзеп.
Еа1гсЬ11д Беппсопбпс1ог, 1973). Эта очень полезная и содержательная книга была неоценимым подспорьем для автора и для многих других, чья деятельность на поприще цифрового проектирования начиналась в 70-е годы. В книге Елей коли Цифровое проектирование на основе сгпандарт ных МИС и БИС ( !Ьотаз К. В!а1сез1ее. О!рга! Тэел!йп ж!!п $гапг!агг1М$1 апг!»$1, зесопг! ейпоп.
М1еу,! 979) упор был сделан на реализацию комбинационной и последовательностной логики с помощью микросхем большей степени интеграции. Книга содержит блестящее изложение вопроса о пространственно-временном обмене, а ее автор был одним из первых, кто ввел представление о микропроцессоре как об «универсальной логической схеме». Обзор литературы 907 Замечательным источником информации о практике проектирования цифровых устройств служат чуеЬ-сайты, позволяющие быстро ознакомиться с тем, что имеется на рынке ИС, от почти забытых производителей до тех, кого еще предстоит открыть.
Например„исчерпывающее рассмотрение шинных фиксаторов уровня можно найти на сайте ххх. с з . сов фирмы Техаз 1пз!гшпепгв в материале «Плавающие КМОП-входы и медленные сигналы на входах КМОП-схем» ("'!шрйсайопя о1 81очч ог Р!оа!!пй СМОК 1прцгз", рпЫ. ЯСВА004В, ОесешЬег 1997), Эти вопросы обсуждаются также в материале «Схемы с шинными фиксаторами уРовнЯ» !"!)ез!8п!п8 чч!!Ь Вцзйо!д", РпЫ. А)ч1-5006, АРП! 1999) на сайте ххх. йа1гопз1дяеж1.
оомфирмы Га!гсЫ!дЯеш!сопдцс!ог. В Интернете можно найти также сообщения о всевозможных новых или модернизированных микросхемах средней и большей степени интеграции и их технические характеристики. Следуя лозунгу некоторых автомобильных компаний «Чем шире, тем лучшеЬь провозглашенному в 60-е годы и вновь появившемуся в конце 90-х годов, производители логических микросхем также наладили выпуск регистров, формирователей и приемопередатчиков «с широкой шиной» в корпусах, предназнаценных для поверхностного монтажа, с большим числом выводов; число разрядов у этих ИС может равняться 16, 18 или даже 3 2.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
