Джон Ф.Уэйкерли Проектирование цифровых устройств. Том I (2002) (1095889), страница 114
Текст из файла (страница 114)
В остальной части этого параграфа мы будем говорить только о схемах сложения, имея в виду, что их легко применить н для вычитания. *5. 10.4. Сумматоры с ускоренным переносом Логическое соотношение для суммы у-го разряда двоичного сумматора фактически можно записать очень просто: 6.10.Сумматоры,вычитвющиеустройстввиАЛУ 505 в =х Юу что. Значительные сложности появляются при попытке представить с через х — х,, у — у, и со, реальные неприятности возникают в связи с ростом числа схем ИСКЛЮЧАЮЩЕЕ ИЛИ. Однако, если мы хотим предотвратить увеличение числа этих схем, то можно, по крайней мере, упростить логику формирования с, используя идеи ускоренного перепаса !саггу (осла!олаф, рассматриваемые в этом разделе. На рис.
5.89 продемонстрирована основная идея. В блоке, названном «Логическая схема ускоренного переноса», значение с вычисляется по правилам, предусматривающим небольшое, фиксированное число логических уровней при любом разумном значении к'. Для схемы ускоренного переноса ключевыми являются следующие два определения: ° Говорят, что при заданной комбинации сигналов на входахх иу в ~'-м каскаде сумматора генерируется сигнал переноса (саггу 8«пега!«), если в этом каскаде вырабатывается 1 на выходе переноса (с „= 1) независимо от зна ~ений входных сигналов хо-х, у -у и со.
° Говорят, что при заданной комбинации сигналов на входах х, и у, в ~'-м каскаде сумматора происходит передача сигнала переноса (саггу ргорайаге), если в этом каскаде вырабатывается 1 на выходе переноса (с,ч = 1) в присутствии такой комбинации на входах хо-х н у -у, и с, которая вызывает появление 1 на входе переноса данного каскада(с = 1).
Рис. 5.89. Структура одного каскада сум ма! тора с ускоренным пе- реносом х, У х,, хо У~ уо со В соответствии с этими определениями можно записать логические равенства для сигнала генерации переноса 0 и сигнала передачи переноса р в каждом каскаде сумматора с ускоренным переносом: д=х у Другими словами, на выходе каскада безусловно генерируется перенос, если оба бита слагаемых равны 1, и передается перенос, если хотя бы один из битов слагаемых равен 1.
Теперь сигнал на выходе переноса можно выразить через сигналы генерации и передачи переноса; 506 Глава б. Практическая разработка схем коибииациоииой логики С„=Я 4-Р С. Чтобы исключить сквозной перенос, мы для каждо~о каскада рекурс нано находим значения с и, разнося множители по слагаемым, получаем выражения в виде двухуровневых функций И-ИЛИ. Используя эту методику, можно найти следующие выражения для сигналов переноса первых четырех каскадов сумматора: Яо +Ро оо с= я+р с г (Яо Ро со) 3 Я2 Р2 2 02+ Рг (Я~+Р1 Яо Р~ Ро'оо) Яг Рг Я~ Рг Рз Яо Рг Рз Ро со 4 ЯЗ РЗ 3 Яз + Рз (Яг + Рг Я~ + Рг Р~ Яо Рг ' Р~ ' Ро о) Яз + Рз ' Яг + Рз ' Рг ' Я~ + Рз ' Рг ' Р~ ' Яо " Рз Рг ' Р~ ' Ро ' о Каждое приведенное выражение соответствует схеме, имеющей только три уровня задержки: один уровень связан с образованием сигналов генерации и передачи переноса, а два других — с образованием суммы произведений.
В блоках «ускоренного переноса» каждого каскада (рис. 5.89) сумматора «ускоренным переносом (саггу!оо)га)геаЫа~йег) используются трехуровневые выражения типа приведенных выше. Выходной сигнал суммы в каждом разряде формируется путем комбинации бита переноса с битами двух слагаемых данного Разряда, как показано на рисунке. В следующем разделе мы рассмотрим некоторые серийно выпускаемые СИС, содержащие сумматоры и арифметическо-логические устройства с ускоренным переносом.
*5.10.5. Сумматоры, выполненные в виде ИС средней степени интеграции В 4-разрядном двоичном сумматоре 74х283 применен метод ускоренного переноса, и сигналы суммы и переноса формируются логикой с небольшим числом уровней. На рис. 5.90 дано условное обозначение ИС 74х283. Более ранняя ИС 74х83 идентична схеме 74х283, за исключением нестандартного расположения выводов для подключения напряжения питания и земли.
Принципиальная схема сумматора'283, приведенная парис. 5.91, лишь немногим отличается от обычной схемы с ускоренным переносом, описанной в предылущем разделе. Прежде всего, слагаемые вместо Х и т'называются А и В; но это ие самое главное. Второе отличие состоит в том, что этот сумматор вырабатывает сигналы генерации переноса (я ') и передачи переноса (Р ' ) с низким активным уровнем, поскольку инвертирующие схемы обычно обладают большим быстродействием, чем неинвертирующие. Третье отличие является следствием следующего алгебраического преобразования полусуммы: пв,= х Еу 5.10.Сумматоры, вычитающив устройства и АЛУ 807 =х у'4.х х'+х''у +у у' =(х +у) (х.у)'' =Р,'Я,' рис.
5.90. Традиционное условное обозначение 4-разрядного двоичного сум м втор а 74х283 74х2ез Наконеп, в микросхеме '283 сигнал переноса вырабатывается с помощью структуры НЕ-ИЛИ-И (эквивалентной, согласно теореме Де Моргана, структуре И-ИЛИИ Е), которая вносит примерно такую же задержку, как один инвертирующн й КМО П- или ТТЛ-вентиль. Этот факт требует некоторого объяснения, так как выражения для сигнала переноса, которые мы получили в предыдущем разделе, используются здесь в слегка измененном виде. В частности, в выражении для сьч слагаемое ц, заменено на р ц .
Это не влияет назначение сигнала переноса, так как р всегда равняется 1, когда ц = 1. Но это позволяет следуюшнм образом разложить выражемне для с „на множители: с„=р Яьр с = Р,. (Ц,-~ с,). Это приводит к следующим соотношениям для сигналов переноса, которые и реа- лизуются в данной схеме: с =р .(ц ьсо) =Р~ '19~+Ро'(Яо+со)) Ро) 191 цо со) с =Рг'(Яг'~ сг) Рг ~цг Рз ~цг Ро) ~цг Цо со)) Рг (Яг Р,)'(Яг+Я,+Ро)'1цг Яг+Яо+со) с„= Р, . (ц, + с,) Рз 1цз "Рг 1цг+Рг) 1цгч Яг+Ро) 1цг+Яг+Яо+со)) = Рз '1цз+ Рг) '1цз+цг+ Рз) 'Ф цг+ Я~ Ро) ' 1цз цг+ Яз+ цо са). Таким образом, для формирования в каждом разряде значения полусуммы вмес- то схемы ИСКЛЮЧАЮЩЕЕ ИЛИ можно применять схему И с одним инвертирован- ным входом.
508 Глава 5. Практическая разработка схем комбинационной логики в1 ьч Рис. 5.91. Принципиальная схема 4-разрядного двоичного сумматора 74х283 Если вы уследили за выводом этих выражений и можете получить те же самые соотношения, глядя на принципиальную схему ИС '283, то поздравляю вас: вы уже в состоянии повышать быстродействие череключающих схем! Бели нет, то вам возможно стоит повторить материал параграфов 4П и 4.2. Задержка распространения от входа СО до выхода С4 у микросхемы '283 примерно такая же, как у двух инверторов, то есть очень мала.
В результате можно 5.10.Сумматоры,вычитающиеустройстваиДЛУ 509 достаточно просто собирать довольно быстрые сумматоры с группооыи сквозным перон осам (87 пир-Прр12 ай41ег) с числом разрядов больше четырех: для этого микросхемы '283 включаются последовательно путем соединения выходов переноса одних ИС с входами переноса других, как показано на рис. 5.92 для 1б-разрядного сумматора. Полная задержка распространения от входа С0 до выхода С16 в этой схеме примерно такая же, как у восьми инверторов.
х115:01 У118101 74хгаз ХО 5 УО 5 Хз 5 Уз 5 Х1 З У1 2 51 хг з Уо 2 Х2 14 У2 15 хю и У10 15 12 В1О Хз 12 уз ц 1о зз ХЦ 12 Уп ц ю 511 С12 745283 7422ВЗ Х4 5 У4 5 х1г 5 ую о 4 512 Х5 Э Уо 2 Х15 З У15 г тз Хо 14 Уо 15 1З 55 ХМ 14 ум и Ю вм хт 1г Ут 11 и 57 Х15 12 115 81иго1 Рис. 5.92. 16-разрядный сумматор с групповым сквозным переносом *5.10.б. Арифметическо-логические устройства, выполненные в виде ИС средней степени интеграции Арифметическо-логическое устройство (АЛУ; аг1йте11с аль 1о21с ип11, АУ.Й является комбинационной схемой, способной выполнять целый ряд различных арифметических и логических операций с парой Ь-разрядных операндов.
Выполняемая операция определяется комбинацией сигналов на входах выбора функции. Типичные АЛУ, выполненные в виде ИС средней степени интеграции работают с 4-разрядными операндами и имеют от трех до пяти входов выбора функции, что позволяет им выполнять до 32 различных функций. На рис. 5.93 представлено условное обозначение 4-разрядного АЛУ 74х18А Операция, выполняемая микросхемой '181, определяется сигналами на входах М и СО АО 80 ВО А1 81 В1 А2 $2 82 АЗ $3 СО АО 80 80 А1 81 81 Аг ег 82 АЗ ВЗ ВЗ СО АО ЗО 80 А1 81 В1 Аг ег 82 АЗ ЗЗ ВЗ СО АО 80 80 А1 81 В1 А2 82 82 АЗ ЗЗ вз 510 Глава 5.
Практическая разработка охвая комбинационной логики 83-80 согласно табл. 5.52. Заметьте, что идентификаторы А, В и Е в таблице относятся к 4-разрядным словам АЗ-АО, ВЗ-ВО н ЕЗ вЂ” ЕО, а символы и + к логическим операциям И и ИЛИ. Сигналом на входе М в микросхеме '18! осуществляется выбор между арифметическими и логическими операциями. Если М = 1, то выполняются логические операции и значение сигнала на каждом выходе Е! является функцией только соответствующих входных данных А1 и ВП Сигнал переноса между разрядами отсутствует, а сигнал на входе С!)Ч игнорируется. Сигналами на входах 83-80 вы бирается конкретная логическая операция; можно выбрать любую из !б различных комбинационных логических функций двух переменных.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
