Диссертация (1090534), страница 6
Текст из файла (страница 6)
Актуальные системы распределения ресурсов и назначениязадач имеют ряд ограничений, например, не учитывают возможностьодновременного выполнения ряда задач или не учитывают цикличностьнекоторых бизнес процессов. Наличие или отсутствие таких требований можетрадикально изменить объемы требуемых ресурсов. В работе [41] расмсматриваетметод распределения задач и распределения ресурсов на основе алгоритмовASP, которые учитывает упомянутые выше особенности бизнес процессов.Реализованная программная система может быть расширена, разделена нанезависимые модули и может быть использована для решения самых разныхзадач назначения задач и планирования.251.3 Декларативное программирование в актуальных системахавтоматического проектирования топологий интегральных схемПроблема роста сложности ПО наблюдается и в системах автоматическогопроектирования микро- и наноэлектроники.
По мере сокращениятехнологических норм и переходу ко все более тонким технологическимпроцессам (15 нм и менее), ужесточаются требования к характеристикамСБИС. Различные физические эффекты, возникающие на этапе изготовления,оказывают все большее влияние на итоговые параметры изготовленногоустройства. Возникает необходимость в добавлении все большего числаразличных ограничений, которые необходимо соблюдать при разработке СБИС.Больше число таких ограничений и их высокая сложность делают необходимымиспользование различных средств автоматической разработки.Методология проектирования на основе использования библиотекстандартных ячеек является одним из способов снижения сложностипроцесса проектирования СБИС.
В основе этой методологии проектированиялежит использование в качестве базовых элементов стандартных ячеек— компонентов ИС, детали физической реализации которых скрыты заабстрактным интерфейсом. Стандартные ячейки используются при построениифункциональных блоков, где образуют ряды фиксированой высоты.Топология стандартной ячейки должна соответствовать определеннымкритериям качества, сформулированным в виде различных геометрическихограничений, называемых также правилами проектирования. Правилапроектирования запрещают определенные элементы геометрии ячейки,например, слишком короткие межсоединения или слишком маленькое расстояниемежду двумя проводниками.
Несоответствие этим ограничениям может привестик большому числу бракованных изделий. По мере развития технологий ипереходу ко все более тонким технологическим процессам, число и сложностьправил проектирования растет экспоненциально. Основным подходом кразработке стандартных ячеек является метод синтеза — генерация топологиистандартной ячейки для заданной логической функции и с учетом заданныхправил проектирования.26Стоит отметить, что на этапе проектирования стандартной ячейки методомавтоматического синтеза невозможно предугадать, какие именно компонентыбудут размещены вокруг нее. Соседние элементы при этом вместе могутобразовывать запрещенные топологии, даже если по отдельности ячейки несодержат нарушений заданных технологических норм. Рост числа и сложностиразличных ограничений, накладываемых на параметры ячеек, увеличениечисла элементов стандартных библиотек затрудняют использование устоявшихсяметодов предотвращения подобных нарушений.По мере сокращения технологических норм программные системы,используемые для автоматического синтеза СБИС по заданной спецификации,становятся все более сложными и включают в себя все больше различных этапов.Одним из таких этапов является вывод и анализ различных ограничений напараметры компонентов интегральных схем, которые должны быть учтены припроектировании СБИС.
В рамках диссертационной работы предлагается методавтоматизации данного этапа в рамках уже существущей программной системыавтоматического синтеза СБИС.Сверхбольшие интегральные схемы представляют собой сотни тысяч имиллионы соединенных транзисторов, используемых для разработки различныхустройств. В работе [42] предлагается метод верификации интегральных схем,основанный на совмещении таких подходов, как решение задачи выполнимостибулевых формул и нейронных сетей Хопфилда [43]. Для поставновкизадачи в данной работе используются только формулы в конъюнктивнойнормальной форме, включающие дизъюнкты длины 2 и 3 (2–выполнимость и 3–выполнимость, соответственно). Полученные выражения описывают параметрытранзисторных цепей.
Также была разработана модель СБИС, основаннаяна использовании нейронных сетей Хопфилда, используемая для раннегообнаружения ошибок конфигурации СБИС. В качестве платформы для обучения,тестирования и валидации предложенной модели используются запуски MicrosoftVisual C++ 2013. Критериями качества полученной модели являются параметрыСБИС, точность модели интегральной схемы и общая производительность.Экспериментальные результаты показывают, что полученные модели СБИС (длянейронных сетей Хопфилда с 2–выполнимостью и 3–выполнимостью) позволяютвыявлять ошибки на более ранних этапах, в сравнении с традиционнымимоделями.27При разработке современных интегральных устройств в условиях растущейплотности компонентов и возрастающим требованиям к производительности,снижение энергопотребления является критически важной проблемой.
Стоитотметить, что до 70% общего энергопотребления чипов приходится нацепи синхронизации. Данный эффект вызван тем, что энергопотреблениепрямопропорционально напряжению и частоте в цепях синхронизации даже притом, что часть цепей устройства могут быть не использованными. В работе [44]методы решения задачи назначения элементов устройства, позволяющие снизитьэнергопотребления цепями синхронизации при помощи технологии “clockgating” [45]. В данной работе рассматривается метод решения задачи назначенияпри использовании технологии высокоуровневого синтеза. Предполагается,что назначение модулей на ранних этапах разработки оказывает значительноевлияние на итоговое энергопотребление цепей синхронизации.
В данной работеиспользуются методы решения задачи выполнимости для сокращения активностиотдельных, в особенности функциональных, элементов итогового устройства.Задачи о назначении и планирования формулируется в виде задачи SAT с учетомпсевдобулевых ограничений, которая затем используется для поиска такогоназначения, при котором минимизируется активность отдельных элементов, и,таким образом, общее энергопотребление.В работе [46] также рассматривается задача минимизацииэнергопотребления. В ней также рассматривается технология сниженияэнергопотребления “power gating”.
В основе этой техники лежит полноеотключение неиспользуемых в данный момент элементов интегральнойсхемы с целью сокращения токов утечки. Привключее устройства могутвозникать скачки напряжения, приводящие к большим токам, проходящимчерез пути низкого сопротивления на “землю”. В случае чрезмерно большихтоков, такой эффект может приводить к скачкам напряжения в цепях и кэлектромиграции, что негативно влияет на производительность и надежностьустройства в целом.
Таким образом, при проектировании БСИС необходимоточно оценивать максимальные значения токов, которые могут проходить поцепям. для решения этой проблемы при высокоровневом синтезе формулируютсязадачи планирования и назачения. Поставленные задачи формулируется в видезадачи SAT с учетом псевдобулевых ограничений, результат решения которой28используется для вычисления максимальных значений проходящих токов и длядальнейшей минимизации этих значений.Возможность снизить планируемое энергопотребление на раннихэтапах разработки интегральной схемы оказывает большое влияние напараметры финального результата разработки. Одним из способов сниженияэнергопотребления является использование нескольких источников питаниядля КМОП устройства. В работе [47] используются методы решениязадачb выполнимости булевых функций для назначения операций при учетеразличных уровней напряжения.
Результатом работы метода является схемаполупроводникового устройства с пониженным энергопотреблением.В работе [48] предлагается алгоритм автоматической генерации тестовдля FPGA на основе методов решения задачи SAT. В предлагаемом подходеописывается новая модель отказов, совмещенная с моделью константнойнеисправности для тестирования межсоединений и с использованием моделиинверсии битов для тестирования таблиц поиска.
Постановка SAT задачиупрощает совместное использование этих двух моделей. В работе обсуждаетсяполнота покрытия неисправностей(англ. fault tolerance) и доминированиенеисправностей(англ. fault dominance) для обеих моделей, приводятся примерыиспользования обоих подходов.Применениетрадиционныхитеративных методов трассировки,используемых при проектировании блоков, не обеспечивает требуемогокачества топологий стандартных ячеек.
В связи с этим предметом активныхисследований являются методы одновременной (параллельной) трассировки,которые выполняют соединения всех цепей одновременно.В работе [49] описывается метод детальной трассировки FPGA, основанныйна решении задачи выполнимости формул в теориях (англ. satisfiability modulotheories, SMT). SMT позволяет формулировать задачи с использованиемэлементов логики первого порядка. В данной работе ограничения на трассировкуформулируются в виде цепочек логических утверждений равенства илинеравенства в формате SMTLIB2.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
