Методические указания по выполнению курсовой работы (1083793), страница 3
Текст из файла (страница 3)
При помощи кнопкиBrows необходимо выбрать файлы прошивки, а затем нажать кнопку Program.ИСТОЧНИК ПИТАНИЯПлата Atlys требует внешнего подключения источника 5В питания, рассчитанного нанагрузку до 4А (адаптер для сети 220 В входит в комплект поставки). На плате используютсяпреобразователи напряжения от фирмы Linear Tec.
для формирования требуемых напряжений(см. таблицу).Напряжение3,3 В2,5 В1,2 В1,8 В0,9 ВСхемаFPGA I/O, видео, USBпорт, тактирование, ROM,аудиоFPGA aux, VHDC,Ethernet PHY I/O, GPIOядра FPGA и EthernetPHYDDR и выводы FPGADDRОграничивающеенапряжение DDRУстройствоТок (макс./тип.)IC16: LT35013A / 900mAIC15: LTC35461A / 400mAIC15: LTC35463A / 0.8 – 1.8AIC16: LT35013A / 0.5 -- 1.2AIC14: LTC34133A / 900mAКонтроль тока четырех первых напряжений на плате Atlys осуществляться при помощи16-ти битного Дельта-сигма АЦП LTC2481.
С точностью в 1% измеренные величины можнопосмотреть в программе Adept.14Управление подачей напряжения осуществляется при помощи переключателя SW8.Светодиод LD15 подключен по схеме монтажное «ИЛИ» ко всем тестовым выходам микросхемпреобразователей напряжения, для индикации того, что погрешность выходного напряжениякаждого источника не превышает 10% от номинального значения.Микросхема IC17 (FDC6330) пропускает входное напряжение VU на узел Vswt, когдапереключатель SW8 находиться в разрешающем положении.Напряжение Vswt используется различными системами на плате, такими как портHDMI, шина I2C и USB host.Шина Vswt также выведена в разъеме расширяющем возможности платы, поэтомунапряжение на дополнительных платах может подаваться одновременно с включением платыAtlys.ПАМЯТЬ DDR2На плате установлена DDR2 память объемом 1Гбит управляемая при помощи блокаконтроля DDR в FPGA.
DDR2-память, эквивалентная MT47H64M16-25E, содержит 16-тибитную шину и 64М ячеек. Обмен данными с DDR2 гарантируется на частотах до 800 МГц.Интерфейс подключения DDR2-памяти, и разводка монтажных дорожек была осуществленасогласно руководству пользователя «Xilinx Memory Interface Generator (MIG)».Интерфейс памяти поддерживает SSTL18 сигналы, и все адреса, данные, тактовыеимпульсы и управляющие сигналы разведены с учетом задержек и импеданса.15Адресная шина и управляющие сигналы подключены через ограничительныесопротивления 47 Ом к ограничивающему напряжению 0.9В, а шина данных подключается припомощи On-Die-Termination (ограничивающие сопротивления размещенные внутримикросхемы). Для синхронизации DDR-памяти в FPGA, специально предусмотрена парасогласованных тактовых сигналов в DDR2, передние фронты которых сделаны пологими.ФЛЕШЬ ПАМЯТЬНа плате Atlys установлена флеш-память Numonyx N25Q12 (128 Мбит) для храненияконфигурационного файла и данных. Файлы конфигурации занимают 12 Мбит памяти,остальные 116 Мбит могут использоваться для хранения данных.
Обмен данными между ПК ифлеш-памятью может быть осуществлен при помощи пользовательской программы, или припомощи сгенерированной программой Adept. Пользовательская программа позволяет настроитьобмен данными между FPGA и ROM. На сайте Digilent Вы можете найти проект, реализующийтакой обмен данными.Ethernet PHY16Плата Atlys содержит контроллер Marvell Alaska Tri-mode PHY (the 88E1111)соединенный с коннектором Halo HFJ11-1G01E RJ-45. Оба устройства MII и GMIIподдерживают режимы обмена данными на скоростях 10/100/1000 Мбит/с.Настройки по умолчанию, используемые при включении питания или сбросе:• Режим MII/GMII для обмена данными по медному кабелю• Включено автоматическое согласование режима работы с поддержкой всех скоростей,предпочтительно ведомое устройство• Выбран интерфейс MDIO, адрес PHY MDIO = 00111• Нет асимметричной паузы, нет MAC паузы, автоматическое определениеперекрестного соединения• Функция Energy detect отключена (Отключен Режим сна)Для получения более подробной информации по Marvell PHY необходимо связаться спроизводителем и заключить соглашение о неразглашении.Проекты, основанные на Xilinx Embedded Developer Kit (EDK), могут получить доступ кPHY, используя IP ядра xps_ethernetlite для проектов со скоростями 10/100 Мбит/с иxps_ll_temac для проектов со скоростями 10/100/1000 Мбит/с.
IP-ядро xps_ll_temac используетаппаратное ядро MAC Ethernet, включенное в FPGA Virtex-5.Пакет поддержки Atlys Base System Builder (BSB) автоматически генерирует тестовыеприложения для MAC Ethernet, которые могут использоваться в качестве справочнойинформации при создании собственных проектов. Другой демонстрационный проект (вебсервер), основанный на Ethernet, может быть получен на веб-сайте Digilent.В проектах ISE может использоваться генератор IP ядер для создания IP ядраконтроллера tri-mode Ethernet MAC.Video Input and Output (HDMI Ports)Плата Atlys содержит четыре порта HDMI, включая два буферизированных портаввода/вывода HDMI, один буферизированный выходной порт HDMI, и один небуферизованныйпорт, который может быть как вводом, так и выводом (обычно используемый в качествевыходного порта). Три буферизированных HDMI порта используют разъемы типа А, анебуферизированный порт использует разъем типа D, расположенный на нижней сторонепечатной платы, сразу под разъемом Pmod (разъем типа D намного меньше чем разъем типа A).Шина данных не буферизированного порта используются совместно с разъем Pmod.
Этонемного ограничивает пропускную способность - несколько совместно используемых разъемовне смогут передавать или получать высокочастотные видеосигналы по длинным кабелямHDMI.17Так как HDMI и DVI используют одинаковый TMDS стандарт передачи данных, дляуправления разъемом DVI через любой из выходных портов HDMI может использоватьсяобычный переходник (доступный в большинстве магазинов электроники). Порт HDMI неподдерживает сигналы VGA, таким образом, аналоговые дисплеи использоваться не могут.19-контактные разъемы HDMI содержат четыре дифференциальных канала данных,пять контактов GND, один провод протокола дистанционного управления Consumer ElectronicsControl (CEC), двухпроводный интерфейс Display Data Channel (DDC), который является посуществу шиной I2C, сигнал Hot Plug Detect (HPD), 5V 50mA провод питания, и одинрезервный (RES) контакт.
Из них только дифференциальные каналы данных и шина I2Cсоединяются с FPGA. Описания всех сигнальных контактов приведены в таблице ниже.18Проекты, основанные на Xilinx Embedded Developer Kit (EDK) могут использоватьxps_tft IP ядро (и его драйвер) чтобы получить доступ к портам HDMI.
Ядро xps_tft читаетвидеоданные из памяти DDR2, и отправляет их по порту HDMI для отображения на внешнеммониторе.Учебный проект EDK, доступный на веб-сайте Digilent, выводит на экран градиентнуюцветовую полосу на мониторе, соединенном с HDMI. Второй учебный проект EDK также,выводит на экран градиентную цветовую полосу на мониторе, соединенном с J2 HDMI.Audio (AC-97)Плата Atlys содержит аудио кодек National Semiconductor LM4550 AC ‘97 (IC19) счетырьмя 1/8” аудио разъемами для: line-out (J16), headphoneout (J18), line-in (J15), иmicrophone-in (J17). Поддерживается аудио поток с выборкой до 18 бит на частоте 48 кГц.Частоты дискретизации записи и воспроизведения могут отличаться. Разъем микрофонаподдерживает только режим моно, все другие разъемы - стерео.
Гнездо наушников соединено свнутренним усилителем аудиокодека на 50 мВт. В таблице ниже приведена информация онекоторых аудиосигналах.Аудиокодек LM4550 совместим со стандартом AC ‘97 v2.1 (Intel) и является основнымкодеком (ID1 = 0, ID0 = 0). Таблица ниже описывает управляющие сигналоы кодека AC ‘97 исигналы данных.
Все уровни сигналов - LVCMOS33.Демонстрационный проект EDK, доступный на веб-сайте Digilent, выводитпрямоугольный сигнал в левый канал, правый канал, и затем - на оба звуковых канала разъема19LINE OUT. Так же происходит соединение входа LINE IN на выход наушников, спериодической сменой правого и левого каналов.Демонстрационный проект ISE просто включает звук каналов кодека и подсоединяетLINE IN на разъем LINE OUT.Oscillators/ClocksПлата Atlys содержит один CMOS 100 МГц тактовый генератор, соединенный сконтактом L15 (L15 - вход GCLK в группе 1). Этот вход тактового генератора может бытьподключен к любой из четырех (или ко всем сразу) ячейкам управления синхронизацией вSpartan-6.
Каждая ячейка содержит два цифровых блока управления синхронизацией DigitalClock Manager (DCM) и четыре цепи фазовой автоподстройки частоты Phase-Locked Loop(PLL).DCM поддерживает четыре фазы входной частоты (0., 90., 180., и 270.), деление частотысинхросигнала, (делителем входной частоты может быть любое целое число от 2 до 16 или 1.5,2.5, 3.5... 7.5) и два противофазных выхода синхросигнала, частота которых может бытьумножена на любое целое число от 2 до 32, и также одновременно разделена на любое целоечисло от 1 до 32.SignalNameAUD-BITCLKAUD-SDIFPGAPinAH17AE18AUDSDOAG20AUDSYNCJ9AUDRESETE12Pin FunctionПоследовательный выход тактового сигнала на частоте12.288 МГц, является половиной частоты 24.576 МГцтактового генератора на входе (XTL_IN).Последовательный порт данных Serial Data In (к FPGA)от кодека. Данные SDI представляют собой входныекадры данных AC ’97, которые содержат служебные иаудио данные PCM.
Данные SDI выдаются понарастающему фронту AUD-BIT-CLK.Последовательный порт данных Serial Data Out (ккодеку) от FPGA. Данные SDO представляют собойвыходные кадры данных AC ’97, которые содержатслужебные и аудио данные DAC. Дискретизация данныхSDO происходит по нарастающему фронту AUD-BIT-CLKпри помощи LM4550.Маркер кадра данных AC Link и программный сброс.SYNC (вход кодека) задает границы кадра данных AC Link.Каждый кадр длится 256 периодов AUD-BIT-CLK. ОбычноSYNC это положительные импульсы с частотой 48 кГц искважностью 6.25% (16/256).
Сигнал SYNC выдается понарастающемуфронтуAUDBITCLK,икодеквоспринимает первый импульс SYNC как начало новогокадра данных AC Link. Если последующий синхроимпульспоявится в течение 255 периодов AUD-BIT-CLK посленачала кадра данных,то он будет проигнорирован. SYNC(активен в состоянии лог. «1») также используется вкачествевходадлявыполненияасинхронногопрограммного сброса. Программный сброс используетсядля выхода из состояния выключения питания винтерфейсе AC Link.Аппаратный сброс. Этот сигнал (активен в состояниилог. «0») вызывает аппаратный сброс, которыйвозвращает регистры команд и все внутренние схемы в ихсостояние по умолчанию.
![](https://s.studizba.com/z.php?f=/templates/si/i/noavatar.png&w=100&h=100&t=1"){kind=avatar}
